CN100568794C - 使用半频时钟实现双倍速率数据采样的采样方法和系统 - Google Patents

Abstract

本发明提供了一种使用半频时钟实现双倍速率数据采样的采样系统，包括多路数据采样模块(50)，用于采集数字信号，其包括：第一时钟信号端和第二时钟信号端，分别用于输入反相的第一同步时钟信号和第二同步时钟信号；第一数据输入端和第二数据输入端，分别用于输入第一数据串和第二数据串，其中，第一数据串与第二数据串存在大致半个同步时钟周期的相差；多路数据采样模块(50)分别在第一和第二同步时钟信号的低或高电平采样第一和第二数据串。本发明还提供了一种使用半频时钟实现双倍速率数据采样的采样方法。

Description

使用半频时钟实现双倍速率数据采样的采样方法和系统

技术领域

本发明涉及数据传送，具体而言，涉及使用半频时钟实现双倍速率数据采样的采样方法和系统。

背景技术

数据可以是字节形式，一个字节(byte)可以为4位(bit)、8位、16位、32位、或64位等。数据处理装置在处理数据时，通常是以字节的方式来处理数据，即，每次一个字节一个字节地进行存取处理，例如一次存取8位。这就是所谓的并行处理方式。

数字信号由“0”和“1”构成，一个8位的数字信号例如可以是“01001011”。在数据传送过程中，可以用低电平来表示“0”，用高电平表示“1”，这样，“01001011”就可以表示“低高低低高低高高”电平。假定传送该数据信号的线缆是8芯线缆，那么发送端在将“01001011”调制成“低高低低高低高高”电平后，可以并行地传送该“低高低低高低高高”电平到接收端；接收端对“低高低低高低高高”电平进行解调，还原成“01001011”，然后进行相应地处理。

然而，传输线缆并不总是采用与字节的数据位数对应的多芯线缆，例如，在长距离传输中，通常采用单芯或双工工作的双绞线形式，此时，数据传送通常采用串行方式。另外，在无线通信领域等各种领域中也大量采用串行方式传输数据。

例如，发送端将“01001011”调制成“低高低低高低高高”电平后，依次地传送该“低高低低高低高高”电平，即一串方波信号到接收端；接收端对“低高低低高低高高”电平进行解调，还原成字节“01001011”，然后进行相应地处理。

所以现实当中，通常需要在数据发送端将并行数字信号调制成串行的数字串，然后通过数据线长距离传送到对端接收，对端则将串行信号还原成并行数据进行处理。

在上述的数据传送过程中，通常利用多路器(Mux，multiplex的缩写)来实现发送数字串的操作。多路器用于将并行数据转换成串行数据输出。在转换以及串行过程中，多路器需要用时钟信号来同步操作，其处理数据的速率将取决于时钟信号的频率，而在现实当中，其速率往往就等于该时钟信号频率。下面将结合图1和图2来描述该过程的典型实施例。

图1示出了现有技术中一种典型的传送数据电路，如图1所示，D触发器传送数据电路100包括串行移位寄存器(Serial_shifterregister)70、D触发器10和多路器50。

串行移位寄存器70用于通过clock_divider_2(注意：它的频率＝1/2*frequency(clock)注：frequency(clock)是clock的频率)来采集并行的数据data<1:2>，并保存数据。

Mux 50用于将保存的并行数据调整成适合于线路长距离传送的串行信号，其包括：

数据输入端D，用于接收移位后的并行数字信号Data1_shifter和Data2_shifter；

时钟输入端，用于接收差分时钟信号Clock_p和Clock_n；以及

数据输出端，用于输出串行数字信号Data1_mux。

D触发器(D_flip_flop)10用于通过clock信号使串行的数据成为和clock信号同步的数据信号发送出去。

数据输入端D，用于接收输入的串行输入数据Data_mux；

时钟输入端，用于接收同步时钟信号Clock；以及

数据输出端Q，其连接至数据线，用于输出Data_mux经Clock同步后的数据Data_Syn到数据线上，以实现串行传输。

一般来说，D触发器10还可包括数据输出端Q的反相数据，用于需要反相数据输入的接收端。在本例中，该引脚保留。

图2示出了Mux 50的采数时序图。下面将描述其过程。

多路器50使用从其时钟输入端输入的clock_p去采数据Datal_shifter和Data2_shifter后，产生数据Data_mux，如时序图中所示，所得到的数据Data_mux在D触发器10中用从其时钟输入端输入的clock的高电平去选通，输出data_syn到数据线上。

然而，上述的操作过程存在以下缺陷：

在现有Mux 50的实现方式中，数据输出(调制)速率最高只能等于同步时钟信号clock_p的频率，而现有的高速多路器(High_speed_mux)的调制速率已经可以达到很高的速率，同步时钟信号clock_p的频率成为了限制数据高速传输的瓶颈。

另外，在现有技术的某些实施例当中，Mux 50的时钟输入端输入的clock_p的触发沿很靠近数据Data1_Syn的斜边，这样，当时钟周期有波动(jitter)时，将错误地触发数据采样，不能确保有效触发数据选通。所以在现有技术中，需要使用D触发器10才能保证可靠地采样。

因此，人们需要一种用于数据高速传输的解决方案，以解决上述相关技术中的问题。

发明内容

本发明旨在提供一种使用半频时钟实现双倍速率数据采样的采样方法和系统，用于实现高速数据传输。

根据本发明的一个方面，提供了一种使用半频时钟实现双倍速率数据采样的采样系统，包括多路数据采样模块(50)，用于采集数字信号，其包括：第一时钟信号端和第二时钟信号端，分别用于输入反相的第一同步时钟信号和第二同步时钟信号；第一数据输入端和第二数据输入端，分别用于输入第一数据串和第二数据串，其中，第一数据串与第二数据串存在大致半个同步时钟周期的相差；多路数据采样模块(50)分别在第一和第二同步时钟信号的低或高电平采样第一和第二数据串。

在上述的采样系统中，还包括第二D触发器(42)，其连接至第二数据输入端，用于将输入的原第二数据串移位，使得到的第二数据串与第一数据串存在大致半个同步时钟周期的相差。

在上述的采样系统中，还包括：第一D触发器(40)和第二D触发器(42)，其分别连接至第一和第二数据输入端，分别用于使输入的原第一和第二数据串与同步时钟周期同步后得到第一和第二数据串，并使第二数据串与第一数据串存在大致半个同步时钟周期的相差。

在上述的采样系统中，多路数据采样模块(50)内建于多路器中。

在上述的采样系统中，多路数据采样模块(50)和第一与第二D触发器(40，42)内建于多路器中。

在上述的采样系统中，还包括：第一延迟器(20)和第二延迟器(22)，其分别连接至第一与第二D触发器(40，42)与多路数据采样模块(50)的数据输入端之间，用于延迟第一和第二数据串，确保低或高电平的触发沿分别处于第一和第二数据串的稳定平台段。

在上述的采样系统中，多路数据采样模块(50)、第一与第二D触发器(40，42)和第一与第二延迟器(20，22)内建于多路器中。

根据本发明的另一方面，提供了一种使用半频时钟实现双倍速率数据采样的采样方法，包括以下步骤：对多路数据采样模块的第一时钟信号端和第二时钟信号端分别输入反相的第一同步时钟信号和第二同步时钟信号；对多路数据采样模块的第一数据输入端和第二数据输入端分别输入第一数据串和第二数据串，其中，使第一数据串与第二数据串存在大致半个同步时钟周期的相差；多路数据采样模块分别在第一和第二同步时钟信号的低或高电平采样第一和第二数据串。

在上述的采样方法中，还包括以下步骤：设置第二D触发器连接至第二数据输入端，使用它将输入的原第二数据串移位，使得到的第二数据串与第一数据串存在大致半个同步时钟周期的相差。

在上述的采样方法中，还包括以下步骤：设置第一D触发器和第二D触发器，分别将所述第一和第二D触发器连接至第一和第二数据输入端，分别使用它们将输入的原第一和第二数据串与同步时钟周期同步后得到第一和第二数据串，并使第二数据串与第一数据串存在大致半个同步时钟周期的相差。

在上述的采样方法中，还包括以下步骤：在第一与第二D触发器与多路数据采样模块的数据输入端之间设置第一延迟器和第二延迟器，分别使用它们延迟第一和第二数据串，确保低或高电平的触发沿分别处于第一和第二数据串的稳定平台段。

通过上述技术方案，本发明实现了如下技术效果：

本发明无须在发送端和接收端设置时钟统计器，因此解决了时钟波动、需要传送时钟信息等问题，同时由于无须传送时钟信息，所以提高了有效带宽。另外，由于取消了时钟电路，所以简化了发送端和接收端的结构，降低了成本。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1示出了现有技术中一种典型的传送数据电路；

图2示出了图1中的Mux 50的采数时序图；

图3示出了根据本发明的实施例的传送数据电路；

图4示出了图3中的Mux 50的采数时序图；以及

图5示出了根据本发明实施例的使用半频时钟实现双倍速率数据采样的采样方法。

具体实施方式

下面将参考附图并结合实施例，来详细说明本发明。

图3示出了根据本发明的实施例的传送数据电路；图4示出了图3中的Mux 50的采数时序图。

如图3所示，该传送数据电路包括：

多路数据采样模块50，用于采集数字信号，其包括：第一时钟信号端和第二时钟信号端，分别用于输入反相的第一同步时钟信号和第二同步时钟信号(clock_p，clock_n)；第一数据输入端和第二数据输入端，分别用于输入第一数据串和第二数据串(data1_delay，data2_delay)，其中，第一数据串与第二数据串存在大致半个同步时钟周期的相差；多路数据采样模块50分别在第一和第二同步时钟信号的低电平(显然，也可以是高电平)采样第一和第二数据串。

在上述的采样系统中，还可包括：第一D触发器40和第二D触发器42，其分别连接至第一和第二数据输入端，分别用于使输入的原第一和第二数据串(data1，data2)与同步时钟周期同步后得到第一和第二数据串，并使第二数据串与第一数据串存在大致半个同步时钟周期的相差。

在上述的采样系统中，还可包括：第一延迟器20和第二延迟器22，其分别连接至第一与第二D触发器(40，42)与多路数据采样模块50的数据输入端之间，用于延迟第一和第二数据串，确保低电平的触发沿分别处于第一和第二数据串的稳定平台段。

可选地，多路数据采样模块50、第一与第二D触发器(40，42)和第一与第二延迟器(20，22)内建于多路器中。

下面根据图4详述上述电路的采数方法：1，使用差分的clock(即clock_p clock_n)去采数据(data1，data2)，经过延时单元delay_cell后，产生数据data1_delay data2_delay，如时序图中所示，所得到的数据data1_delay data2_delay分别和clock_p clock_n的上升沿保持dt的延时。然后用分别用clock_p和clock_n的低电平去选通data1_delay，data2_delay去输出data_out。这样做的好处在于：用clock_p的低电平选通data1_delay时，clock_p的上升沿和data1_delay发生转换的沿保持固定的时间dt，不受时钟的jitter的影响。而clock_p的下降沿和data1_delay发生转换的沿有1/2*period(clock)-dt的余量。降低了对时钟jitter的要求。

由以上的描述可以看出，图1所示的传统的发送端和图3所示的本发明的发送端不同的地方在于：传统的发送端发送数据的clock的频率＝data的速率，而本发明的发送端所采用的clock的频率＝1/2*data rate(数据的速率)。

从以上的描述可以看出，图3所示的传送数据电路可以实现使用频率等于0.5*data rate(Rb)的clock发送data。其具有降低功耗，降低高频时钟产生电路和高频mux的设计难度的优点。

图5示出了根据本发明实施例的使用半频时钟实现双倍速率数据采样的采样方法，包括以下步骤：

步骤S502，对多路数据采样模块的第一时钟信号端和第二时钟信号端分别输入反相的第一同步时钟信号和第二同步时钟信号；

步骤S504，对多路数据采样模块的第一数据输入端和第二数据输入端分别输入第一数据串和第二数据串，其中，使第一数据串与第二数据串存在大致半个同步时钟周期的相差；

步骤S506，多路数据采样模块分别在第一和第二同步时钟信号的低或高电平采样第一和第二数据串。

可选地，还包括以下步骤：设置第二D触发器连接至第二数据输入端，使用它将输入的原第二数据串移位，使得到的第二数据串与第一数据串存在大致半个同步时钟周期的相差。

可选地，还包括以下步骤：设置第一D触发器和第二D触发器连接至第一和第二数据输入端，分别使用它们将输入的原第一和第二数据串与同步时钟周期同步后得到第一和第二数据串，并使第二数据串与第一数据串存在大致半个同步时钟周期的相差。

可选地，还包括以下步骤：在第一与第二D触发器与多路数据采样模块的数据输入端之间设置第一延迟器和第二延迟器，分别使用它们延迟第一和第二数据串，确保低或高电平的触发沿分别处于第一和第二数据串的稳定平台段。

从以上的描述中，可以看出，本发明降低了高频时钟产生电路(锁相环)的设计难度，实现了如下技术效果：

1，时钟产生电路的工作频率＝1/2数据率，而无需等于数据率，这就降低了高频时钟产生电路的设计难度(尤其工作在高频，如在giga赫兹)。同时由于工作频率＝1/2数据率，而不是等于数据率，所以大大降低了时钟产生电路以及时钟驱动电路的功耗(例如因为对于数字电路的动态功耗(dynamic power)＝c*f*v，c是所驱动节点的寄生电容，f是工作频率，v是工作电压。假如c和v不变，而f降低一半。那么动态功耗(dynamic power)就降低了一半。

2，设计的具体实现方法降低了对时钟产生电路(锁相环)所产生的时钟的抖动(jitter)的要求。这提高了数据传输的可靠性。

3，可以较容易地设计出可以传送更高数据频率的发送机(transmitter)进而提高了有效带宽，如在整个发送机的设计中，时钟产生电路(锁相环)的最高工作频率＝1G赫兹，而采用这样结构的发送端可以发送2G赫兹数据率的数据，而传统的结构只能发送1G赫兹数据率的数据。

显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件结合。应该明白，这些具体实施中的变化对于本领域的技术人员来说是显而易见的，不脱离本发明的精神保护范围。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (11)

1.一种使用半频时钟实现双倍速率数据采样的采样系统，其特征在于，包括多路数据采样模块(50)，用于采集数字信号，其包括：

第一时钟信号端和第二时钟信号端，分别用于输入反相的第一同步时钟信号和第二同步时钟信号；

第一数据输入端和第二数据输入端，分别用于输入第一数据串和第二数据串，其中，所述第一数据串与所述第二数据串存在大致半个同步时钟周期的相差；

所述多路数据采样模块(50)分别在所述第一和第二同步时钟信号的低或高电平采样所述第一和第二数据串。

2.根据权利要求1所述的采样系统，其特征在于，还包括第二D触发器(42)，其连接至所述第二数据输入端，用于将输入的原第二数据串移位，使得到的所述第二数据串与所述第一数据串存在大致半个同步时钟周期的相差。

3.根据权利要求1所述的采样系统，其特征在于，还包括：第一D触发器(40)和第二D触发器(42)，其分别连接至所述第一和第二数据输入端，分别用于使输入的原第一和第二数据串与所述同步时钟周期同步后得到所述第一和第二数据串，并使所述第二数据串与所述第一数据串存在大致半个同步时钟周期的相差。

4.根据权利要求1所述的采样系统，其特征在于，所述多路数据采样模块(50)内建于多路器中。

5.根据权利要求3所述的采样系统，其特征在于，所述多路数据采样模块(50)和所述第一与第二D触发器(40，42)内建于多路器中。

6.根据权利要求3所述的采样系统，其特征在于，还包括：

第一延迟器(20)和第二延迟器(22)，其分别连接至所述第一与第二D触发器(40，42)与所述多路数据采样模块(50)的数据输入端之间，用于延迟所述第一和第二数据串，确保所述低或高电平的触发沿分别处于所述第一和第二数据串的稳定平台段。

7.根据权利要求6所述的采样系统，其特征在于，所述多路数据采样模块(50)、所述第一与第二D触发器(40，42)和所述第一与第二延迟器(20，22)内建于多路器中。

8.一种使用半频时钟实现双倍速率数据采样的采样方法，其特征在于，包括以下步骤：

对多路数据采样模块的第一时钟信号端和第二时钟信号端分别输入反相的第一同步时钟信号和第二同步时钟信号；

对所述多路数据采样模块的第一数据输入端和第二数据输入端分别输入第一数据串和第二数据串，其中，使所述第一数据串与所述第二数据串存在大致半个同步时钟周期的相差；

所述多路数据采样模块分别在所述第一和第二同步时钟信号的低或高电平采样所述第一和第二数据串。

9.根据权利要求8所述的采样方法，其特征在于，还包括以下步骤：

设置第二D触发器连接至所述第二数据输入端，使用所述第二D触发器将输入的原第二数据串移位，使得到的所述第二数据串与所述第一数据串存在大致半个同步时钟周期的相差。

10.根据权利要求8所述的采样方法，其特征在于，还包括以下步骤：

设置第一D触发器和第二D触发器连接至所述第一和第二数据输入端，分别使用所述第一D触发器和第二D触发器将输入的原第一和第二数据串与所述同步时钟周期同步后得到所述第一和第二数据串，并使所述第二数据串与所述第一数据串存在大致半个同步时钟周期的相差。

11.根据权利要求10所述的采样方法，其特征在于，还包括以下步骤：

在所述第一与第二D触发器与所述多路数据采样模块的数据输入端之间设置第一延迟器和第二延迟器，分别使用它们延迟所述第一和第二数据串，确保所述低或高电平的触发沿分别处于所述第一和第二数据串的稳定平台段。

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