JP2000347765A - 内部クロック発生回路 - Google Patents
内部クロック発生回路Info
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Abstract
つチップ面積の増大を抑えることができ、より広い周波
数範囲で内部クロックを発生し得る内部クロック発生回
路を提供することを目的とする。 【構成】 内部クロック発生回路は、位相比較器30
2、シフトレジスタ303、フィルタ304、モニタ回
路305、複数の遅延線、例えば第1及び第2の遅延線
300、301で構成されている。ここで、第1の遅延
線300は、第2の遅延線301よりも大きい遅延ステ
ップを有しており、先ず第1の遅延線300を用いて外
部クロックとの位相差が最小となるクロックを発生さ
せ、このクロック信号を第2の遅延線301に入力して
位相差を微調整する。
Description
し、特にシステムクロックに同期して動作する同期式半
導体記憶装置に用いる内部クロック発生回路に関する。
期して動作する半導体記憶装置において、システムクロ
ックの周波数が高くなり、その動作速度の高速化が要求
されている。このため、システムクロックが半導体記憶
装置に入力されてからデータ出力を行うまでの伝達遅延
時間がシステムクロックのクロックサイクルに対して相
対的に大きくなり、これが誤動作の要因となっている。
して動作する半導体記憶装置のデータ出力タイムチャー
トを示したもので、半導体記憶装置に入力されたシステ
ムクロック(以後、外部クロックφext)が、装置内
を遅延時間td0で伝達し、データ出力タイミングクロ
ックCLKdとなり、このクロックに同期してデータφ
outが出力される様子を示している。このデータφo
utは、出力回路の遅延dout分クロックCLKdよ
りも遅れて出力され、このデータがシステムのストロー
ブ信号φsにより授受される。
作周波数が高くなると図13(b)に示すように、φo
utの出力が確定されないうちにストローブ信号φsが
出力され、誤動作が生じる。
記憶装置においてPhase Locked Loop
(PLL)やDelay Locked Loop(D
LL)のような内部クロック発生回路が提案され、シス
テムクロックに同期したチップ内部の動作を実現してい
る。
概略図である。この内部クロック発生回路は、外部クロ
ックφextとデ−タ出力φoutの位相差を最小化す
るような遅延量を生成するための遅延線102と、この
遅延線102を制御する制御回路200と、半導体記憶
装置の出力回路104の遅延量をモニタするモニタ回路
で106で構成される。
フトレジスタ101とからなる。位相比較器100は、
外部クロックφextと、内部クロックφintがモニ
タ回路106を経由することにより出力回路104の遅
延時間doutだけ遅延されてフィ−ドバックされるク
ロックφfbとの位相を比較して、その位相差を検出
し、検出信号φ1をシフトレジスタ101へ出力する。
シフトレジスタ101は、検出信号φ1をカウントし、
かつ遅延線102を制御するために検出信号φ1に応答
し、制御信号φ2を遅延線102に出力する。
御され、外部クロックφextとデ−タ出力φoutの
位相差を最小化するような遅延量を調整する。
ミングチャートである。外部クロックφextが遅延線
102に入力されると、制御信号φ2によって遅延線の
遅延量が制御され、この遅延量tLineが、tLin
e=tCK−dout(tCK:クロックのサイクル時
間)となるような内部クロックφintを生成すること
により、外部クロックφextに対して遅延が最小化さ
れたデータ出力φoutを実現することができる。この
ように、内部クロック発生回路は、外部クロックφex
tより1周期分遅延されたデータ出力φoutを実現す
るような内部クロックφintを発生させる。
の遅延線102の回路構成を示した図である。図15に
示すように、遅延線102は、遅延素子202で構成さ
れており、制御信号φ2に応じて、この遅延線のTAP
(TAP1〜TAPn)のいずれか1つを選択すること
で有効遅延素子数を制御し、外部クロックφextの遅
延量を調整する。尚、この遅延素子202の単位遅延時
間を遅延ステップと定義する。
内部クロック発生回路は、内部クロック発生可能な周波
数範囲が、(遅延ステップ)×(遅延素子数)で決定さ
れるので、遅延ステップを小さくした場合、広い周波数
範囲で内部クロックを発生させるためには、遅延素子数
を増やさなくてはならず、チップ面積の増大を招くとい
う問題が生じる。例えば、動作周波数が66MHzの場
合、クロックのサイクル時間は15nsとなり、遅延ス
テップが0.30nsのときの遅延素子数は、15÷
0.30=50個必要となる。このとき、遅延ステップ
を半分の0.15nsにすると、同様に遅延素子数は2
倍の100個必要となる。
つつチップ面積の増大を抑えることができ、より広い周
波数範囲で内部クロックを発生し得る内部クロック発生
回路を提供することを目的とする。
に、本発明の内部クロック発生回路は、位相比較器、シ
フトレジスタ、フィルタ、モニタ回路、複数の遅延線、
例えば第1及び第2の遅延線で構成され、第1の遅延線
は、第2の遅延線よりも大きい遅延ステップを有してお
り、先ず第1の遅延線を用いて外部クロックとの位相差
が最小となるクロックを発生させ、このクロック信号を
第2の遅延線に入力して位相差を微調整することを特徴
とする。
実施の形態を具体的に説明する。 <第1の実施形態>図1は、本発明の内部クロック発生
回路の第1の実施形態を示すブロック図である。図1に
示すように、内部クロック発生回路は、位相比較器30
2、シフトレジスタ303、フィルタ304、モニタ回
路305、複数の遅延線、例えば第1及び第2の遅延線
300、301で構成されている。
01は、それぞれ異なる遅延ステップを有しており、第
1の遅延線300は、第2の遅延線301よりも大きい
遅延ステップを有している。
力回路が内部クロックφintを受けてからデータ出力
φoutを出力するまでの遅延doutをモニタする。
tと、内部クロックφintがモニタ回路305を通じ
てdoutだけ遅延されたフィ−ドバッククロックφf
bとの位相を比較して、外部クロックφextに対して
フィードバッククロックφfbの位相が進んでいるか、
遅れているかを検出信号φ1としてシフトレジスタ10
1へ出力する。シフトレジスタ101は、検出信号φ1
をカウントし、第1の遅延線300及び第2の遅延線3
01を制御する制御信号φ2を出力する。
れ、検出信号φ1をラッチして制御信号φ3を出力す
る。ここで、制御信号φ3がLレベルのとき、第1の遅
延線300が選択され、この第1の遅延線300の遅延
量が制御信号φ2により制御される。第1の遅延線30
0において遅延量が調整され、この遅延線300によっ
て遅延量の制御がこれ以上できなくなったことを位相比
較器302において検出し、この検出信号φ1がフィル
タ304に伝達されたとき、制御信号φ3がHレベルに切
り換わり第1の遅延線300の遅延量が保持され回路が
ロックされる。このとき、第2の遅延線301が選択さ
れ、制御信号φ2が遅延線301の遅延量を制御するよ
うに切り替わる。
示す図である。制御信号φ3がLレベルのとき、どのT
APを選択するかを制御する制御信号φ2と、TAPを
選択するタイミングクロックである制御クロックφCT
Lによって遅延線制御回路401が制御される。遅延線
制御回路401により、TAPがTAP1から順にTA
P2、TAP3、・・・と一つずつ選択されHレベルと
なる。例えば、選択されているTAPがTAPm(1≦
m≦n)であるとき、有効遅延素子数はm−1個とな
り、遅延素子411の遅延ステップがtdcのとき、第
1の遅延線300の遅延量はtdc×(m−1)とな
る。つまり、遅延線300に入力された外部クロックφ
extはtdc×(m−1)遅延されてCLKfとして
出力される。このCLKfは、第2の遅延線301を経
由して内部クロックφintとして出力される。
ロックφfbとの位相差が最小となるように遅延線30
0の遅延量が調整されたとき、制御信号φ3がHにな
り、遅延線制御回路401がロックされ遅延量が保持さ
れる。
示す図である。制御信号φ3がLレベルのとき、遅延線
制御回路501により第2の遅延線の中間のTAPであ
るTAP0が常にHレベルになっている。制御信号φ3
がHレベルになったとき、遅延線制御回路501が制御
信号φ2により制御されTAP0、TAPL1〜TAP
L3及びTAPR1〜TAPR3のいずれか1つが選択
されHレベルになる。ここで、制御信号φ2がLレベル
のとき、第2の遅延線301のTAPは左方向に1段階
ずつシフトし遅延量が減少され、制御信号φ2がHレベ
ルのとき、TAPは右方向にシフトし遅延量が増加され
る。このように、第2の遅延線301は、遅延ステップ
のより大きい第1の遅延線300から段階的に切り換わ
るときに、遅延量が増減可能な構成を備えている。
01の調整範囲を説明するための図である。図4に示す
ように第1の遅延線300の遅延ステップtdcと、よ
り小さい遅延ステップtdfを持つ第2の遅延線301
の遅延量を増加あるいは減少することが可能な調整範囲
602との間には、(1/2×n)×tdf≧tdcの
関係が成り立つ。なお、nは第2の遅延線301の遅延
素子数であり図4において、n=6である。
は減少可能な調整範囲602を上記のように設定するこ
とにより、第1の遅延線300において保持された遅延
量を更に細かく調整可能になる。
作を説明するためのタイミングチャートである。まず、
位相比較器302からの検出信号φ1よりシフトレジス
タ303の制御信号φ2が出力される。この制御信号φ
2により第1の遅延線300のTAPが制御クロックφ
CTLに同期して遅延量をを増加させる方向に段階的に
制御される(τ001〜τ003)。検出信号φ1より
フィルタ304の制御信号φ3がHレベルになり回路が
ロックされ(τ004)、制御信号φ2により制御され
る遅延線が遅延ステップの大きい第1の遅延線300か
ら小さい第2の遅延線301に切り換わる(τ00
5)。このとき、第1の遅延線300のTAP4がHレ
ベルで保持される(τ006)。更に、制御信号φ2に
より第2の遅延線301のTAPが段階的に制御される
(τ007〜τ008)。
ロック発生回路は、遅延ステップの大きい第1の遅延線
300から遅延ステップの小さい第2の遅延線301に
段階的に切り換わることより、外部クロックφextと
フィードバッククロックφfbの位相差が微調整された
内部クロックφintを発生する。
の実施の形態の内部クロック発生回路を示すブロック図
である。第2の実施の形態は、第1の実施の形態の内部
クロック発生回路に遅延線モニタ回路306を設けたこ
とを特徴とする。この遅延線モニタ回路306は、第2
の遅延線301の調整範囲内かどうかをモニタする。
の小さい遅延線301の構成図である。第2の実施の形
態は、図3の遅延線301の第1の実施の形態の両端の
TAP、TAPR3およびTAPL3をモニタする信号
としてφEDGRおよびφEDGLを追加している。
量を増加する方向、つまりTAP位置が右にシフトし、
TAPR3が選択されたとき、φEDGRがHレベルに
なり遅延線301の調整範囲を超えたことを検知する。
同様に、遅延線301が、制御信号φ2により遅延量を
減少する方向、つまりTAP位置が左にシフトし、TA
PL3が選択されたとき、φEDGLがHレベルになり
遅延線301の調整範囲を超えたことを検知する。
φEDGLのレベルにより遅延線301の制御範囲内か
否かををモニタし、遅延線のモニタ信号φEDGRある
いはφEDGLのいずれかがHレベルになったとき、φ
EDGがHレベルになり遅延線301の調整範囲を超え
たことを遅延線301に伝達する。φEDGがHレベル
になったとき遅延線301はリセットされ、制御信号φ
2が遅延線300に切り換わる。
の大きい遅延線300を示す図である。図8において
は、遅延線301が遅延量を増加する方向で調整範囲を
超えたとき、制御信号φ2が遅延ステップの小さい遅延
線301から大きい遅延線300に切り換わり、遅延線
300の遅延量が1ステップ増加する。同様に、遅延線
301が遅延量を減少する方向で調整範囲を超えたと
き、制御信号φ2が遅遅延線301から遅延線300に
切り換わり、遅延線300の遅延量を1ステップ減少さ
せる。
るためのタイミングチャートである。制御信号φ2がH
レベルの時に、制御クロックφCTLに同期して遅延線
300のTAPが一段階ずつ制御され(τ101〜τ1
03)、位相差が検出されなくなった時、制御信号φ3
により回路がロックされ(τ104)、遅延線300の
遅延量が保持されて(τ112)、遅延線の制御がが遅
延線301に切り換わり(τ105)、制御信号φ2が
遅延線301に伝達される。制御信号φ2により、遅延
線301における遅延量が減少する方向に1段階毎に制
御され(τ106〜τ108)、遅延線301の左端の
φEDGLがHレベルになったとき、調整範囲を超えた
ことを検知し、遅延線モニタ回路306のモニタ信号φ
EDGがHレベル(τ109)になる。このとき遅延線
301はリセットされ(τ110)、制御信号φ2が遅
延線300に切り換わり、保持されていたTAP4(φ
D)のレベルがHからLになると共にTAP3(φC)
のレベルがHレベル(τ111)になる。従って、遅延
線300の遅延量は、保持されていた遅延量から1ステ
ップ減少する。
増加する方向で制御されるときの第2の実施の形態の動
作を説明するタイミングチャートを示している。制御信
号φ2により、遅延線300が制御され(τ201〜τ
203)、回路がロックしたとき(τ204)、遅延線
300の遅延量が保持され、遅延線の制御が遅延線30
1に切り換わり(τ205)、制御信号φ2が遅延線3
01に伝達される。制御信号φ2により、遅延線301
が増加する方向に1段階毎に制御され(τ206〜τ2
08)、遅延線301の右端のφEDGRがHレベルに
なったとき、調整範囲を超えたことを検知し、遅延線モ
ニタ回路306のモニタ信号φEDGがHレベル(τ2
09)になる。このとき遅延線301はリセットされ
(τ210)、制御信号φ2が遅延線300に切り換わ
り、保持されていたTAP4(φD)のレベルがHから
Lに変化し、TAP5(φH)がHレベル(τ211)
になり遅延線300の遅延量が1ステップ増加する。
1の動作を説明するための図である。遅延線301が遅
延ステップの大きい回路から小さい回路に切り換わり
(τ105、τ205)、制御信号φ2により遅延線3
00の遅延量を増加(τ206〜τ208)あるいは減
少(τ106〜τ108)する方向に遅延線301が制
御される。遅延量が増加する方向(τ206〜τ20
8)で調整範囲を超えたとき、遅延線301から遅延線
300に制御信号φ2が切り換わり、遅延線300の遅
延量が1ステップ増加する(τ211)。このとき、遅
延線301は遅延線の中間にリセットされる(τ21
0)。同様に、遅延量が減少する方向(τ106〜τ1
08)で調整範囲を超えたとき、遅延線301から遅延
線300に制御信号φ2が切り換わり、遅延線300の
遅延量が1ステップ減少する(τ111)。このとき、
遅延線301は遅延線の中間でリセットされる(τ11
0)。
1の変形例を示す構成図である。この遅延線は、図7に
示す遅延線301において遅延素子の無いTAPを両端
に追加したものである。この変形例における遅延線30
1においては、制御信号φ2によりTAPが遅延量を増
加する方向に一段階ずつ右シフトし、調整範囲の右端の
TAPR3が選択され、更に1ステップ増加する方向に
制御されたときのみ、TAPRが選択される。このよう
に、TAPRが選択されたときのみφEDGRがHレベ
ルになり遅延線301が増加する方向に調整範囲を超え
たことを検知し、遅延線301がリセットされ、制御信
号φ2が遅延線300を制御すべく切り替わる。
2によりTAPが遅延量を減少する方向で左にシフト
し、調整範囲の左端のTAPL3が選択され、次の制御
信号φ2によって更に1ステップ減少する方向に制御さ
れたときにのみ、TAPLが選択されφEDGLがHレ
ベルになり、遅延量はTAPL3が選択された時と同じ
状態を保持し、遅延線301が減少する方向で調整範囲
を超えたことを検知する。
追加することにより、TAPR3或いはTAPL3が選
択された時でも、遅延線301がリセットされないた
め、TAPR3或いはTAPL3の遅延素子の持つ遅延
量を保持することが可能となる。
ロック発生回路によれば、異なる遅延ステップを持つ遅
延線を複数設け、先ず遅延ステップの大きい遅延線で遅
延量を調整し、更により小さい遅延ステップの遅延線で
遅延量を調整する構成としたので、位相調整の精度を向
上し、外部クロックとの間の位相差が小さい内部クロッ
クを発生できる。
ロック発生回路において、動作周波数66MHzで、遅
延ステップを0.30ns(遅延素子数=15÷0.3
0=50個)から0.15ns(遅延素子数=15÷0
15=100個)と半分にした場合、遅延素子数が2倍
となり、50個の遅延素子の増加となるが、本発明の内
部クロック発生回路においては、遅延ステップの大きい
遅延線(coarse)300に上記遅延ステップ0.
30nsの従来の遅延線を使用し、遅延ステップの小さ
い遅延線(fine)301に遅延ステップ0.15n
sの遅延素子を増加方向と減少方向にそれぞれ3つずつ
計6個設けるだけで同様の効果を得ることができ、回路
の面積増加を最小限に抑えることができる。
態を示すブロック図である。
である。
である。
明図である。
ある。
態を示すブロック図である。
である。
である。
(左シフト)である。
(右シフト)である。
説明図である。
例を示す構成図である。
ートである。
る。
る。
ートである。
Claims (5)
- 【請求項1】 外部から供給されるクロック信号に対し
て位相差を最小化させた内部クロックを発生させる内部
クロック発生回路において、 遅延ステップの異なる複数の遅延線から成る遅延量調整
手段と、 該複数個の遅延線の選択と、選択された遅延線内の遅延
TAPを選択制御することにより前記位相差を最小化す
る遅延量制御手段と、を備えたことを特徴とする内部ク
ロック発生回路。 - 【請求項2】 請求項1記載の内部クロック発生回路に
おいて、前記遅延量制御手段は、遅延ステップが最も大
きい遅延線において位相差を最小化した後、遅延ステッ
プが一段階小さい遅延線に制御を移行して位相差を微調
整することを特徴とする内部クロック発生回路。 - 【請求項3】 請求項2記載の内部クロック発生回路に
おいて、遅延ステップが一段階小さい遅延線に制御が移
行した際、前記遅延TAPは当初、遅延量調整可能範囲
の中間位置に設定されており、前記遅延量制御手段から
の制御信号に基づき遅延TAPを切り替えて遅延量を増
減させ、前記位相差を微調整することを特徴とする内部
クロック発生回路。 - 【請求項4】 請求項1記載の内部クロック発生回路に
おいて、更に、遅延線における遅延量の調整可能範囲で
あるか否かを判定するモニタ手段を設け、遅延ステップ
が一段階大きい遅延線から一段階小さい遅延線に制御が
移行した際に前記モニタ手段により当該遅延線の調整範
囲を超えたと判定されると、遅延ステップを一段階大き
な遅延線において1ステップ切り替えることを特徴とす
る内部クロック発生回路。 - 【請求項5】 請求項4記載の内部クロック発生回路に
おいて、遅延ステップがより小さい遅延線の遅延量調整
範囲は、遅延ステップが一段階大きい遅延線の遅延ステ
ップより大きいことを特徴とする内部クロック発生回
路。
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