JP3062179B1 - 冗長系クロック位相調整回路 - Google Patents
冗長系クロック位相調整回路Info
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- JP3062179B1 JP3062179B1 JP11062386A JP6238699A JP3062179B1 JP 3062179 B1 JP3062179 B1 JP 3062179B1 JP 11062386 A JP11062386 A JP 11062386A JP 6238699 A JP6238699 A JP 6238699A JP 3062179 B1 JP3062179 B1 JP 3062179B1
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Abstract
【要約】
【課題】 冗長系クロックを持つ装置において、装置内
クロックの切替時のクロック位相変動による影響を最小
限とすることができる冗長系クロック位相調整方法およ
びその回路を提供する。 【解決手段】 運用系のＣＬＫＯＵＴ４１ａの位相を基
準として非運用系のＣＬＫＯＵＴ４１ｂと常に位相比較
を行い、位相差を検出した場合は運用系のＣＬＫＯＵＴ
４１ａをもとに生成されるタイミングパルス３１ａを用
いてＣＬＫＯＵＴ４１ｂを生成する分周回路４ｂを制御
し、運用系と非運用系のＣＬＫＯＵＴ４１ａと４１ｂの
位相差が最小になるように調整する。その結果、装置内
で使用されるＣＬＫＯＵＴ４１が切り替えられた時に、
装置内でのクロック切替前後のクロックの位相差による
影響を最小限とすることができる。
クロックの切替時のクロック位相変動による影響を最小
限とすることができる冗長系クロック位相調整方法およ
びその回路を提供する。 【解決手段】 運用系のＣＬＫＯＵＴ４１ａの位相を基
準として非運用系のＣＬＫＯＵＴ４１ｂと常に位相比較
を行い、位相差を検出した場合は運用系のＣＬＫＯＵＴ
４１ａをもとに生成されるタイミングパルス３１ａを用
いてＣＬＫＯＵＴ４１ｂを生成する分周回路４ｂを制御
し、運用系と非運用系のＣＬＫＯＵＴ４１ａと４１ｂの
位相差が最小になるように調整する。その結果、装置内
で使用されるＣＬＫＯＵＴ４１が切り替えられた時に、
装置内でのクロック切替前後のクロックの位相差による
影響を最小限とすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、２系統の同期した
入力クロック信号をもとに作成された２系統のクロック
信号の位相差を調整する冗長系クロック位相調整回路に
関する。
入力クロック信号をもとに作成された２系統のクロック
信号の位相差を調整する冗長系クロック位相調整回路に
関する。
【０００２】
【従来の技術】伝送装置などにおいては、クロック入力
を２重化した冗長系をもつ装置が一般的である。このよ
うな装置は、仕様として入力クロックの位相が定められ
ているため、この規定を満足するように設計されてい
る。しかし、諸般の事情により、装置の入力クロックの
位相が規定値外となるケースも間々あり、このような場
合に２系統の入力クロックの位相差に関係なく、装置内
でのクロック系の切替前後のクロックの位相差による影
響を減少するクロック系の切替が可能な方法および回路
が必要であった。
を２重化した冗長系をもつ装置が一般的である。このよ
うな装置は、仕様として入力クロックの位相が定められ
ているため、この規定を満足するように設計されてい
る。しかし、諸般の事情により、装置の入力クロックの
位相が規定値外となるケースも間々あり、このような場
合に２系統の入力クロックの位相差に関係なく、装置内
でのクロック系の切替前後のクロックの位相差による影
響を減少するクロック系の切替が可能な方法および回路
が必要であった。
【０００３】
【発明が解決しようとする課題】本発明は、上記の問題
に鑑みてなされたもので、２系統の同期したクロック入
力をもつ装置において、装置内で使用するクロックの切
替が発生したときに、入力クロックの位相差に関係な
く、装置内でのクロック切替前後のクロックの位相差に
よる影響を減少することができる冗長系クロック位相調
整回路を提供することを目的とする。
に鑑みてなされたもので、２系統の同期したクロック入
力をもつ装置において、装置内で使用するクロックの切
替が発生したときに、入力クロックの位相差に関係な
く、装置内でのクロック切替前後のクロックの位相差に
よる影響を減少することができる冗長系クロック位相調
整回路を提供することを目的とする。
【０００４】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明は、第１の入力クロック信号の周波数を
変換する第１のＰＬＬ手段と、前記第１のＰＬＬ手段の
出力を分周して運用系クロック信号を作成する第１の分
周手段と、前記運用系クロック信号の立ち上がりおよび
前記第１のＰＬＬ手段の立ち上がりに同期したタイミン
グ信号を作成するタイミング信号作成回路と、第２の入
力クロック信号の周波数を変換する第２のＰＬＬ手段
と、前記第２のＰＬＬ手段の出力を分周して非運用系ク
ロック信号を作成する第２の分周手段と、前記非運用系
クロック信号の立ち上がり時点より、前記第２のＰＬＬ
手段の出力の１周期前の時点から１周期後の時点までの
間を除く時間帯において発生した前記タイミング信号を
受けて前記分周手段を所定の状態にプリセットして前記
非運用系クロック信号の位相を前記運用系クロック信号
の位相に一致させる制御手段とを設けたことを特徴とし
ている。
めに、この発明は、第１の入力クロック信号の周波数を
変換する第１のＰＬＬ手段と、前記第１のＰＬＬ手段の
出力を分周して運用系クロック信号を作成する第１の分
周手段と、前記運用系クロック信号の立ち上がりおよび
前記第１のＰＬＬ手段の立ち上がりに同期したタイミン
グ信号を作成するタイミング信号作成回路と、第２の入
力クロック信号の周波数を変換する第２のＰＬＬ手段
と、前記第２のＰＬＬ手段の出力を分周して非運用系ク
ロック信号を作成する第２の分周手段と、前記非運用系
クロック信号の立ち上がり時点より、前記第２のＰＬＬ
手段の出力の１周期前の時点から１周期後の時点までの
間を除く時間帯において発生した前記タイミング信号を
受けて前記分周手段を所定の状態にプリセットして前記
非運用系クロック信号の位相を前記運用系クロック信号
の位相に一致させる制御手段とを設けたことを特徴とし
ている。
【０００５】
【０００６】
【０００７】
【発明の実施の形態】以下、本発明の実施の形態による
冗長系クロック位相調整方法およびその回路を図１を参
照して説明する。図１は同実施の形態による冗長系クロ
ック位相調整回路のブロック図である。１ａ、１ｂは同
一構成のクロック受信盤、ＣＬＫＩＮ２１ａ、ＣＬＫＩ
Ｎ２１ｂは同期した入力クロックである。２ａ、２ｂは
それぞれＣＬＫＩＮ２１ａ、ＣＬＫＩＮ２１ｂを周波数
変換するＰＬＬ（位相同期ループ）であり、３ａ、３ｂ
はＰＬＬ２ａ、２ｂの位相比較用クロックを生成する位
相比較用分周回路である。４ａ、４ｂは装置内で使用す
る出力クロックＣＬＫＯＵＴ４１ａ、ＣＬＫＯＵＴ４１
ｂを生成する分周回路であり、５ａ、５ｂは分周回路４
ａ、４ｂを制御する分周制御回路である。
冗長系クロック位相調整方法およびその回路を図１を参
照して説明する。図１は同実施の形態による冗長系クロ
ック位相調整回路のブロック図である。１ａ、１ｂは同
一構成のクロック受信盤、ＣＬＫＩＮ２１ａ、ＣＬＫＩ
Ｎ２１ｂは同期した入力クロックである。２ａ、２ｂは
それぞれＣＬＫＩＮ２１ａ、ＣＬＫＩＮ２１ｂを周波数
変換するＰＬＬ（位相同期ループ）であり、３ａ、３ｂ
はＰＬＬ２ａ、２ｂの位相比較用クロックを生成する位
相比較用分周回路である。４ａ、４ｂは装置内で使用す
る出力クロックＣＬＫＯＵＴ４１ａ、ＣＬＫＯＵＴ４１
ｂを生成する分周回路であり、５ａ、５ｂは分周回路４
ａ、４ｂを制御する分周制御回路である。
【０００８】次に、本実施の形態の動作について図１を
参照して説明する。図１において、２枚のクロック受信
盤１ａ、１ｂは互いに冗長構成をとっていて、外部から
の運用信号２２ａ、２２ｂにより一方のクロック受信盤
が運用系となり、他方が非運用系となる。いま、運用信
号２２ａが“Ｌ（ロー）”（運用系）、運用信号２２ｂ
が“Ｈ（ハイ）”（非運用系）であるとした場合、クロ
ック受信盤１ａが運用系、クロック受信盤１ｂが非運用
系として動作することになる。クロック受信盤１ａにお
いて、ＰＬＬ２ａは位相比較用分周回路３ａより出力さ
れるクロックを位相比較用クロックとして周波数変換を
行い、ＣＬＫＩＮ２１ａに同期したクロックを生成し位
相比較用分周回路３ａおよび分周回路４ａへ出力する。
参照して説明する。図１において、２枚のクロック受信
盤１ａ、１ｂは互いに冗長構成をとっていて、外部から
の運用信号２２ａ、２２ｂにより一方のクロック受信盤
が運用系となり、他方が非運用系となる。いま、運用信
号２２ａが“Ｌ（ロー）”（運用系）、運用信号２２ｂ
が“Ｈ（ハイ）”（非運用系）であるとした場合、クロ
ック受信盤１ａが運用系、クロック受信盤１ｂが非運用
系として動作することになる。クロック受信盤１ａにお
いて、ＰＬＬ２ａは位相比較用分周回路３ａより出力さ
れるクロックを位相比較用クロックとして周波数変換を
行い、ＣＬＫＩＮ２１ａに同期したクロックを生成し位
相比較用分周回路３ａおよび分周回路４ａへ出力する。
【０００９】位相比較用分周回路３ａは、ＰＬＬ２ａか
らのクロックを分周し、ＣＬＫＩＮ２１ａと同一周波数
とすることによりＰＬＬ２ａの位相比較用クロックを生
成し、ＰＬＬ２ａへフィードバックする。一方、分周回
路４ａは、ＰＬＬ２ａからのクロックを分周しＣＬＫＯ
ＵＴ４１ａとして出力する。また、分周回路４ａは、Ｃ
ＬＫＯＵＴ４１ａの立ち上がりにおいてパルスを発生
し、クロック受信盤１ｂの分周制御回路５ｂに位相比較
のためのタイミングパルス３１ａとして出力する。さら
に、分周回路４ａは、分周したクロックから照合パルス
３２ａを生成し分周制御回路５ａへ出力する。
らのクロックを分周し、ＣＬＫＩＮ２１ａと同一周波数
とすることによりＰＬＬ２ａの位相比較用クロックを生
成し、ＰＬＬ２ａへフィードバックする。一方、分周回
路４ａは、ＰＬＬ２ａからのクロックを分周しＣＬＫＯ
ＵＴ４１ａとして出力する。また、分周回路４ａは、Ｃ
ＬＫＯＵＴ４１ａの立ち上がりにおいてパルスを発生
し、クロック受信盤１ｂの分周制御回路５ｂに位相比較
のためのタイミングパルス３１ａとして出力する。さら
に、分周回路４ａは、分周したクロックから照合パルス
３２ａを生成し分周制御回路５ａへ出力する。
【００１０】分周制御回路５ａは、運用信号２２ａが
“Ｌ”（運用系）、すなわちクロック受信盤１ａが運用
系である場合は、制御パルス３３ａを出力することはな
い。しかし、運用信号２２ａが“Ｈ”（非運用系）のと
きは、ＣＬＫＯＵＴ４１ａ、４１ｂに位相ずれが発生し
ていることを検出すると、制御パルス３３ａを分周回路
４ａへ出力し、分周回路４ａでＣＬＫＯＵＴ４１ａの位
相を調整する。この位相差の調整については、詳細に後
述する。
“Ｌ”（運用系）、すなわちクロック受信盤１ａが運用
系である場合は、制御パルス３３ａを出力することはな
い。しかし、運用信号２２ａが“Ｈ”（非運用系）のと
きは、ＣＬＫＯＵＴ４１ａ、４１ｂに位相ずれが発生し
ていることを検出すると、制御パルス３３ａを分周回路
４ａへ出力し、分周回路４ａでＣＬＫＯＵＴ４１ａの位
相を調整する。この位相差の調整については、詳細に後
述する。
【００１１】次に、ＣＬＫＩＮ２１ａとＣＬＫＩＮ２１
ｂに位相差がある場合の動作について、図１〜図４を参
照して詳細に説明する。図２は図１の動作を示すタイム
チャート、図３は図１の分周回路４ａ、４ｂの回路図、
図４は分周制御回路５ａ、５ｂの回路図である。いま、
クロック受信盤１ａとクロック受信盤１ｂに入力される
ＣＬＫＩＮ２１ａ、ＣＬＫＩＮ２１ｂが位相差をもった
同期クロックであり、クロック受信盤１ａが運用系、ク
ロック受信盤１ｂが非運用系として動作しているものと
する。クロック受信盤１ａ、１ｂは、ＣＬＫＩＮ２１
ａ、ＣＬＫＩＮ２１ｂをＰＬＬ２ａ、ＰＬＬ２ｂに入力
し周波数変換して出力するが、ＣＬＫＩＮ２１ａ、ＣＬ
ＫＩＮ２１ｂに位相差があるためＰＬＬ２ａ、ＰＬＬ２
ｂの出力の位相にもずれが生じる。これらの信号の状態
について、ＣＬＫＩＮ２１ａを図２（ａ）、ＰＬＬ２ａ
の出力を図２（ｂ）、ＣＬＫＩＮ２１ｂを図２（ｆ）、
ＰＬＬ２ｂの出力を図２（ｇ）に示す。
ｂに位相差がある場合の動作について、図１〜図４を参
照して詳細に説明する。図２は図１の動作を示すタイム
チャート、図３は図１の分周回路４ａ、４ｂの回路図、
図４は分周制御回路５ａ、５ｂの回路図である。いま、
クロック受信盤１ａとクロック受信盤１ｂに入力される
ＣＬＫＩＮ２１ａ、ＣＬＫＩＮ２１ｂが位相差をもった
同期クロックであり、クロック受信盤１ａが運用系、ク
ロック受信盤１ｂが非運用系として動作しているものと
する。クロック受信盤１ａ、１ｂは、ＣＬＫＩＮ２１
ａ、ＣＬＫＩＮ２１ｂをＰＬＬ２ａ、ＰＬＬ２ｂに入力
し周波数変換して出力するが、ＣＬＫＩＮ２１ａ、ＣＬ
ＫＩＮ２１ｂに位相差があるためＰＬＬ２ａ、ＰＬＬ２
ｂの出力の位相にもずれが生じる。これらの信号の状態
について、ＣＬＫＩＮ２１ａを図２（ａ）、ＰＬＬ２ａ
の出力を図２（ｂ）、ＣＬＫＩＮ２１ｂを図２（ｆ）、
ＰＬＬ２ｂの出力を図２（ｇ）に示す。
【００１２】図１のクロック受信盤１ａにおいて、ＰＬ
Ｌ２ａから出力されたクロックは位相比較用分周回路３
ａと分周回路４ａに分配される。位相比較用分周回路３
ａでは、ＰＬＬ２ａの位相比較用クロックが生成されＰ
ＬＬ２ａにフィードバックされる。そして、ＰＬＬ２ａ
において、ＣＬＫＩＮ２１ａと比較され、ＣＬＫ２１ａ
に同期したクロックが出力されるように制御される。
Ｌ２ａから出力されたクロックは位相比較用分周回路３
ａと分周回路４ａに分配される。位相比較用分周回路３
ａでは、ＰＬＬ２ａの位相比較用クロックが生成されＰ
ＬＬ２ａにフィードバックされる。そして、ＰＬＬ２ａ
において、ＣＬＫＩＮ２１ａと比較され、ＣＬＫ２１ａ
に同期したクロックが出力されるように制御される。
【００１３】また、分周回路４ａでは、ＰＬＬ２ａから
のクロックを受信し、図３に示すＮ分周回路１１によっ
て分周し装置内で使用される周波数とした後、フリップ
フロップ１２、フリップフロップ１３により、ＰＬＬ２
ａからのクロックで２段シフトしたクロックをＣＬＫＯ
ＵＴ４１ａとして出力する。また、分周回路４ａでは、
フリップフロップ１３の出力、フリップフロップ１４の
反転出力およびＰＬＬ２ａからのクロックをＡＮＤゲー
ト１６に入力し、クロック受信盤１ｂへ出力するタイミ
ングパルス３１ａを生成する。さらに、分周回路４ａで
は、フリップフロップ１２の出力とフリップフロップ１
４の反転出力をＡＮＤゲート１５に入力し、分周制御回
路５ａへ出力する照合パルス３２ａを生成する。
のクロックを受信し、図３に示すＮ分周回路１１によっ
て分周し装置内で使用される周波数とした後、フリップ
フロップ１２、フリップフロップ１３により、ＰＬＬ２
ａからのクロックで２段シフトしたクロックをＣＬＫＯ
ＵＴ４１ａとして出力する。また、分周回路４ａでは、
フリップフロップ１３の出力、フリップフロップ１４の
反転出力およびＰＬＬ２ａからのクロックをＡＮＤゲー
ト１６に入力し、クロック受信盤１ｂへ出力するタイミ
ングパルス３１ａを生成する。さらに、分周回路４ａで
は、フリップフロップ１２の出力とフリップフロップ１
４の反転出力をＡＮＤゲート１５に入力し、分周制御回
路５ａへ出力する照合パルス３２ａを生成する。
【００１４】上述したＣＬＫＯＵＴ４１ａを図２
（ｃ）、タイミングパルス３１ａを図２（ｄ）、照合パ
ルス３２ａを図２（ｅ）に示す。また、位相調整が実施
されない状態におけるクロック受信盤１ｂの分周回路４
ｂから出力されるＣＬＫＯＵＴ４１ｂを図２（ｈ）、タ
イミングパルス３１ｂを図２（ｉ）、照合パルス３２ｂ
を図２（ｊ）に示す。
（ｃ）、タイミングパルス３１ａを図２（ｄ）、照合パ
ルス３２ａを図２（ｅ）に示す。また、位相調整が実施
されない状態におけるクロック受信盤１ｂの分周回路４
ｂから出力されるＣＬＫＯＵＴ４１ｂを図２（ｈ）、タ
イミングパルス３１ｂを図２（ｉ）、照合パルス３２ｂ
を図２（ｊ）に示す。
【００１５】また、図１のクロック受信盤１ａにおい
て、分周制御回路５ａは運用信号２２ａが“Ｌ”となっ
ているため分周回路４ａへの制御パルス３３ａの出力は
禁止の状態となる。すなわち、図４において、タイミン
グパルス３１ｂ、照合パルス３２ａの状態に関係なくＡ
ＮＤゲート５１は“ＯＦＦ”の状態となり、制御パルス
３３ａが出力されることはない。
て、分周制御回路５ａは運用信号２２ａが“Ｌ”となっ
ているため分周回路４ａへの制御パルス３３ａの出力は
禁止の状態となる。すなわち、図４において、タイミン
グパルス３１ｂ、照合パルス３２ａの状態に関係なくＡ
ＮＤゲート５１は“ＯＦＦ”の状態となり、制御パルス
３３ａが出力されることはない。
【００１６】一方、図１のクロック受信盤１ｂの分周制
御回路５ｂにおいては、運用信号２２ｂが“Ｈ”となっ
ているため分周回路４ｂへの制御が可能な状態となり、
運用系と非運用系のクロックの位相ずれが発生している
状態においては、クロック受信盤１ａからのタイミング
パルス３１ａをもとに制御パルス３３ｂを分周回路４ｂ
に送出する。これは図４において、運用信号２２ｂが非
運用系すなわち”Ｈ”の状態であり、かつ照合パルス３
２ｂが”Ｌ”の時、タイミングパルス３１ａがそのまま
制御パルス３３ｂとしてＡＮＤゲート５１から出力され
るためである。
御回路５ｂにおいては、運用信号２２ｂが“Ｈ”となっ
ているため分周回路４ｂへの制御が可能な状態となり、
運用系と非運用系のクロックの位相ずれが発生している
状態においては、クロック受信盤１ａからのタイミング
パルス３１ａをもとに制御パルス３３ｂを分周回路４ｂ
に送出する。これは図４において、運用信号２２ｂが非
運用系すなわち”Ｈ”の状態であり、かつ照合パルス３
２ｂが”Ｌ”の時、タイミングパルス３１ａがそのまま
制御パルス３３ｂとしてＡＮＤゲート５１から出力され
るためである。
【００１７】そして、図１のクロック受信盤１ｂにおい
て、分周制御回路５ｂからの制御パルス３３ｂによって
分周回路４ｂが制御され、ＣＬＫＯＵＴ４１ｂの位相調
整が行われる。
て、分周制御回路５ｂからの制御パルス３３ｂによって
分周回路４ｂが制御され、ＣＬＫＯＵＴ４１ｂの位相調
整が行われる。
【００１８】これは次のような動作による。図４におい
て、ＡＮＤゲート５１の入力である運用信号２２ｂが”
Ｈ”の状態であり、タイミングパルス３１ａに図２の
（ｄ）に示すタイミングパルス３１ａ、照合パルス３２
ｂに図２（ｊ）に示す照合パルス３２ｂが入力された状
態となり、ＡＮＤゲート５１から制御パルス３３ｂとし
て図２（ｋ）に示す制御パルス３３ｂが出力される。こ
の制御パルス３３ｂにより分周回路４ｂのＮ分周回路１
１、フリップフロップ１２、フリップフロップ１３、フ
リップフロップ１４にセット、リセットの制御がかか
り、これにより、位相調整が行われる。その結果、図１
の分周回路４ｂから出力されるＣＬＫＯＵＴ４１ｂは図
２（ｌ）、タイミングパルス３１ｂは図２（ｍ）、照合
パルスは図２（ｎ）に示されるように変化する。
て、ＡＮＤゲート５１の入力である運用信号２２ｂが”
Ｈ”の状態であり、タイミングパルス３１ａに図２の
（ｄ）に示すタイミングパルス３１ａ、照合パルス３２
ｂに図２（ｊ）に示す照合パルス３２ｂが入力された状
態となり、ＡＮＤゲート５１から制御パルス３３ｂとし
て図２（ｋ）に示す制御パルス３３ｂが出力される。こ
の制御パルス３３ｂにより分周回路４ｂのＮ分周回路１
１、フリップフロップ１２、フリップフロップ１３、フ
リップフロップ１４にセット、リセットの制御がかか
り、これにより、位相調整が行われる。その結果、図１
の分周回路４ｂから出力されるＣＬＫＯＵＴ４１ｂは図
２（ｌ）、タイミングパルス３１ｂは図２（ｍ）、照合
パルスは図２（ｎ）に示されるように変化する。
【００１９】そして、クロックの位相調整後は、分周制
御回路５ｂにおいて、運用信号２２ｂは”Ｈ”の状態で
あるが、タイミングパルス３１ａが出力されるタイミン
グにおいて、照合パルス３２ｂが図２（ｎ）に示すよう
に“Ｈ”の状態となるため、ＡＮＤゲート５１ｂは“Ｏ
ＦＦ”の状態となり、図２の（ｋ）に示すように制御パ
ルス３３ｂが出力されることはない。
御回路５ｂにおいて、運用信号２２ｂは”Ｈ”の状態で
あるが、タイミングパルス３１ａが出力されるタイミン
グにおいて、照合パルス３２ｂが図２（ｎ）に示すよう
に“Ｈ”の状態となるため、ＡＮＤゲート５１ｂは“Ｏ
ＦＦ”の状態となり、図２の（ｋ）に示すように制御パ
ルス３３ｂが出力されることはない。
【００２０】このような動作の結果、図１のＣＬＫＯＵ
Ｔ４１ａとＣＬＫＯＵＴ４１ｂは、図２（ｃ）と図２
（ｌ）に示す位相関係となり、ほぼ同じ位相となる。こ
のようにして、運用系のクロックを基準として非運用系
のクロックの位相を、位相差が最小になるように調整す
ることができる。
Ｔ４１ａとＣＬＫＯＵＴ４１ｂは、図２（ｃ）と図２
（ｌ）に示す位相関係となり、ほぼ同じ位相となる。こ
のようにして、運用系のクロックを基準として非運用系
のクロックの位相を、位相差が最小になるように調整す
ることができる。
【００２１】
【発明の効果】以上説明したように、この発明によれ
ば、運用系のクロックをもとに生成されるタイミング信
号に基づいて非運用系のクロックの位相を調整するよう
にしたので、運用系クロックと非運用系クロックの間の
位相差を最小限とすることができ、運用系／非運用系ク
ロックの切替の必要が発生したときに、入力クロックの
位相差に基づく影響を最小限とすることができる。
ば、運用系のクロックをもとに生成されるタイミング信
号に基づいて非運用系のクロックの位相を調整するよう
にしたので、運用系クロックと非運用系クロックの間の
位相差を最小限とすることができ、運用系／非運用系ク
ロックの切替の必要が発生したときに、入力クロックの
位相差に基づく影響を最小限とすることができる。
【図１】 この発明の一実施形態による冗長系クロック
位相調整回路の構成を示すブロック図である。
位相調整回路の構成を示すブロック図である。
【図２】 同実施形態による冗長系クロック位相調整回
路の動作を示すタイムチャートである。
路の動作を示すタイムチャートである。
【図３】 図１における分周回路４の詳細を示す回路図
である。
である。
【図４】 図１における分周制御回路５の詳細を示す回
路図である。
路図である。
１ａ，１ｂ…クロック受信盤 ２ａ，２ｂ…ＰＬＬ ３ａ，３ｂ…位相比較用分周回路 ４ａ，４ｂ…分周回
路 ５ａ，５ｂ…分周制御回路 ２１ａ，２１ｂ…Ｃ
ＬＫＩＮ ２２ａ，２２ｂ…運用信号 ３１ａ，３１ｂ…タ
イミングパルス ３２ａ，３２ｂ…照合パルス ３３ａ，３３ｂ…制
御パルス ４１ａ，４１ｂ…ＣＬＫＯＵＴ
路 ５ａ，５ｂ…分周制御回路 ２１ａ，２１ｂ…Ｃ
ＬＫＩＮ ２２ａ，２２ｂ…運用信号 ３１ａ，３１ｂ…タ
イミングパルス ３２ａ，３２ｂ…照合パルス ３３ａ，３３ｂ…制
御パルス ４１ａ，４１ｂ…ＣＬＫＯＵＴ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/00 H04L 1/22
Claims (1)
- 【請求項１】 第１の入力クロック信号の周波数を変換
する第１のＰＬＬ手段と、 前記第１のＰＬＬ手段の出力を分周して運用系クロック
信号を作成する第１の分周手段と、 前記運用系クロック信号の立ち上がりおよび前記第１の
ＰＬＬ手段の立ち上がりに同期したタイミング信号を作
成するタイミング信号作成回路と、 第２の入力クロック信号の周波数を変換する第２のＰＬ
Ｌ手段と、 前記第２のＰＬＬ手段の出力を分周して非運用系クロッ
ク信号を作成する第２の分周手段と、前記非運用系クロック信号の立ち上がり時点より、前記
第２のＰＬＬ手段の出力の１周期前の時点から１周期後
の時点までの間を除く時間帯において発生した 前記タイ
ミング信号を受けて前記分周手段を所定の状態にプリセ
ットして前記非運用系クロック信号の位相を前記運用系
クロック信号の位相に一致させる制御手段と、 を具備してなる冗長系クロック位相調整回路。
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| JP11062386A JP3062179B1 (ja) | 1999-03-09 | 1999-03-09 | 冗長系クロック位相調整回路 |
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| JP11062386A JP3062179B1 (ja) | 1999-03-09 | 1999-03-09 | 冗長系クロック位相調整回路 |
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| JP (1) | JP3062179B1 (ja) |
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-
1999
- 1999-03-09 JP JP11062386A patent/JP3062179B1/ja not_active Expired - Fee Related
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