KR920005486A - 신호지연회로 및 클록신호발생회로 - Google Patents
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- 238000001514 detection method Methods 0.000 claims 9
- 230000010355 oscillation Effects 0.000 claims 4
- 239000003990 capacitor Substances 0.000 claims 3
- 210000000078 claw Anatomy 0.000 claims 1
- 238000007599 discharging Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 신호지연회로의 구성을 나타낸 회로도,
제2도는 상기 실시예회로의 타이밍챠트,
제3도는 본 발명의 다른 실시예에 따른 클록신호발생회로의 구성을 나타낸 회로도.
Claims (6)
- 각각이 제어신호에 근거해서 신호지연시간이 제어되는 적어도 1개의 지연단(37,38,39)으로 구성되어, 입력신호(CLKIN)를 지연시켜 출력신호(CLKOUT)를 얻는 제1지연수단(14)과, 상기 제1지연수단(14)에서의 신호지연량을 검출하는 제1논리회로(15), 용량(34)을 구비함과 더불어, 상기 입력신호(CLKIN) 및 상기 제1논리회로(15)의 검출신호에 근거해서 이 용량(34)을 기준전류의 각각 임의배의 전류로 충·방전제어함으로써 직류전압을 발생시킴과 더불어, 이때의 충·방전전류의 능력비가 상기 입력신호(CLKIN)와 상기 제1논리회로(15)의 검출신호와의 펄스폭의 비가 역수로 되도록 설정된 전하펌프회로(12), 상기 전하펌프회로(12)의 출력을 상기 제1지연수단(14)에 제어신호로서 궤환하는 제1궤환수단(13) 및, 상기 제어신호에 초기값을 인가하는 초기값설정수단(16)을 구비한 것을 특징으로 하는 신호지연회로.
- 제1항에 있어서, 상기 전하펌프회로(12)의 출력을 상기 제1지연수단(14)으로 궤환하는 상기 제1궤환수단의 도중에 저역통과필터회로(13)가 삽입되어 있는 것을 특징으로 하는 신호지연회로.
- 각각이 제어신호에 근거해서 신호지연시간이 제어되는 적어도 1개의 지연단(37,38,39)으로 구성되어 입력신호를 지연시키는 제1지연수단(14)과, 상기 제1지연수단(14)내의 지연단과 동일하게 구성됨과 더불어, 상기 제어신호에 근거해서 신호지연시간이 제어되는 적어도 1개의 지연단(57,58)으로 이루어지는 제2지연수단(17), 용량(34)을 구비하고, 상기 입력신호 및 상기 제1논리회로(15)의 검출신호에 근거해서 상기 용량(34)을 기준전류의 각각 임의배의 전류로 충·방전제어함에 의해 직류전압을 발생시킴과 더불어, 이때의 충·방전 전류의 능력비가 상기 입력신호(CLKIN)와 상기 제1논리회로(15)의 검출신호와의 펄스폭의 비의 역수로 되도록 설정된 전하펌프회로(12), 상기 전하펌프회로(12)의 출력을 상기 제1, 제2의 각 지연수단에 제어신호로서 궤환하는 제1궤환수단, 상기 제2지연수단(17)의 출력을 그 입력측으로 궤환시켜 출력클록신호를 얻기 위한 발진회로(56)를 상기 제2지연수단(17)과 더불어 구성하는 제2궤환수단(55) 및, 상기 제어신호에 초기값을 인가하는 초기값설정수단(16)을 구비한 것을 특징으로 하는 클록신호발생회로.
- 제3항에 있어서, 상기 전하펌프회로(12)의 출력을 상기 제1, 제2의 각 지연수단(14,17)으로 궤환하는 상기 제1궤환수단의 도중에 저역통과필터회로(13)가 삽입되어 있는 것을 특징으로 하는 클록신호발생회로.
- 각각의 제어신호에 근거해서 신호지연시간이 제어되는 적어도 1개의 지연단으로 구성되어 입력신호(CLKIN)를 지연하는 제1지연수단(14)과, 상기 제1지연수단(14)에서의 입력신호에 대한 신호지연량을 검출하는 지연량검출수단(15), 상기 입력신호(CLKIN)와 상기 지연량검출수단(15)의 검출신호가 공급되고, 양 신호의 펄스폭의 비에 따른 직류전압을 발생하는 전하펌프회로(12), 상기 제1지연수단(14)내의 지연단과 동일하게 구성되고, 상기 제어신호에 근거해서 신호지연시간이 제어되는 적어도 1개의 지연단으로 이루어지는 제2지연수단(17), 상기 전하펌프회로(12)의 출력을 상기 제1, 제2의 각 지연수단(14,17)에 제어신호로서 궤환하는 제1궤환수단(13), 상기 제2지연수단(17)의 출력을 그 입력측으로 궤환시켜 출력클록신호를 얻기 위한 발진회로(56)를 상기 제2지연수단(17)과 더불어 구성하는 제2궤환수단(18), 상기 발진회로(56)에서의 발진주파수를 검출하는 주파수검출수단(19) 및, 상기 발진주파수검출수단(19)의 출력에 따라 상기 전하펌프회로(12)에서의 용량이 충전 또는 방전을 일정기간 계속 또는 정지시키는 제어수단(G1)을 구비한 것을 특징으로 하는 클록신호발생회로.
- 제1항에 있어서, 상기 주파수검출수단은 상기 발진회로(56)의 출력이 클록신호로서 공급되고, 상기 입력신호가 리셋트신호로서 각각 공급되는 카운터회로(71,72)로 구성되어 있는 것을 특징으로 하는 클로신호발생회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2223620A JP2597739B2 (ja) | 1990-08-24 | 1990-08-24 | 信号遅延回路、クロック信号発生回路及び集積回路システム |
JP02-223620 | 1990-08-24 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR920005486A true KR920005486A (ko) | 1992-03-28 |
KR950010208B1 KR950010208B1 (ko) | 1995-09-11 |
Family
ID=16801061
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019910014742A KR950010208B1 (ko) | 1990-08-24 | 1991-08-24 | 신호지연회로 및 클록신호발생회로 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5221863A (ko) |
EP (1) | EP0472211A1 (ko) |
JP (1) | JP2597739B2 (ko) |
KR (1) | KR950010208B1 (ko) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5298866A (en) * | 1992-06-04 | 1994-03-29 | Kaplinsky Cecil H | Clock distribution circuit with active de-skewing |
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JP4558347B2 (ja) * | 2004-02-27 | 2010-10-06 | 凸版印刷株式会社 | Dll回路 |
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JP4244045B2 (ja) * | 2005-09-08 | 2009-03-25 | ソニー株式会社 | 記録装置および方法、並びにプログラム |
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JP6339406B2 (ja) * | 2014-05-08 | 2018-06-06 | ローム株式会社 | 可変遅延回路 |
US10473530B2 (en) * | 2017-08-18 | 2019-11-12 | Qualcomm Incorporated | Apparatus and method for generating temperature-indicating signal using correlated-oscillators |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4922141A (en) * | 1986-10-07 | 1990-05-01 | Western Digital Corporation | Phase-locked loop delay line |
GB2197553A (en) * | 1986-10-07 | 1988-05-18 | Western Digital Corp | Phase-locked loop delay line |
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-
1990
- 1990-08-24 JP JP2223620A patent/JP2597739B2/ja not_active Expired - Fee Related
-
1991
- 1991-08-23 US US07/749,184 patent/US5221863A/en not_active Expired - Lifetime
- 1991-08-23 EP EP91114173A patent/EP0472211A1/en not_active Ceased
- 1991-08-24 KR KR1019910014742A patent/KR950010208B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
US5221863A (en) | 1993-06-22 |
KR950010208B1 (ko) | 1995-09-11 |
JP2597739B2 (ja) | 1997-04-09 |
EP0472211A1 (en) | 1992-02-26 |
JPH04105411A (ja) | 1992-04-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
AMND | Amendment | ||
E601 | Decision to refuse application | ||
J2X1 | Appeal (before the patent court) |
Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL |
|
G160 | Decision to publish patent application | ||
B701 | Decision to grant | ||
GRNT | Written decision to grant | ||
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|
LAPS | Lapse due to unpaid annual fee |