TW201826715A - 鎖相環電路 - Google Patents

鎖相環電路 Download PDF

Info

Publication number
TW201826715A
TW201826715A TW106139795A TW106139795A TW201826715A TW 201826715 A TW201826715 A TW 201826715A TW 106139795 A TW106139795 A TW 106139795A TW 106139795 A TW106139795 A TW 106139795A TW 201826715 A TW201826715 A TW 201826715A
Authority
TW
Taiwan
Prior art keywords
circuit
phase
locked loop
clock signal
circuits
Prior art date
Application number
TW106139795A
Other languages
English (en)
Inventor
沈瑞濱
張智賢
蔡宗憲
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201826715A publication Critical patent/TW201826715A/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0802—Details of the phase-locked loop the loop being adapted for reducing power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/083—Details of the phase-locked loop the reference signal being additionally directly applied to the generator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

一種鎖相環（Phase-Locked-Loop；PLL）電路包括：參考鎖相環電路，被配置成產生參考時脈信號；單一時脈樹電路，耦合到所述參考鎖相環電路，且被配置成分配所述參考時脈信號；以及多個指定鎖相環電路，耦合到所述時脈樹電路，其中所述指定鎖相環電路分別被配置成經由所述單一時脈樹電路接收所分配的所述參考時脈信號並基於所述參考時脈信號來提供各自的時脈信號。

Description

鎖相環電路
本發明是有關於一種鎖相環電路，且特別是有關於一種具有單一時脈樹電路（clock tree circuit）的鎖相環電路。
鎖相環（phase-locked-loop；PLL）電路已被廣泛用作類比電子系統及通信系統中的時脈分配器。鎖相環電路為時脈分配帶來的一些關鍵優點例如相位/延遲補償、倍頻（frequency multiplication）及工作週期校正（duty cycle correction）。鎖相環電路能夠使週期信號或時脈信號與參考時脈信號的倍頻在相位上對齊。如名稱（即，鎖相）所暗示，鎖相環電路的輸出鎖定傳入參考時脈信號並以與所述參考時脈信號的平均頻率相等的頻率產生週期輸出信號。當鎖相環輸出信號（即，鎖相環電路的輸出）追蹤參考時脈信號進而使得所述鎖相環輸出信號的相位與所述參考時脈信號的相位之間的差異隨著時間演進而保持恆定時，稱所述鎖相環電路「被鎖定（locked）」。
在現今的在日益嚴格的時序約束條件內運作的高性能系統中，鎖相環電路也已被用於數位電子電路及/或混合信號（即，類比及數位）電路中。舉例來說，充當系統晶片（system-on-chip；SoC）電路的時脈信號分配器的鎖相環電路通常被製作成使得所述系統晶片電路位於單一晶片上。一般來說，系統晶片電路包括多個子系統電路，例如（舉例來說，中央處理器（central processing unit；CPU）電路、通用序列匯流排（universal serial bus；USB）電路、圖形處理單元（graphics processing unit；GPU）電路、序列先進技術附接（serial AT attachment；SATA）電路等）。子系統電路中的每一者在操作時可需要各自的時脈信號（即，各自的頻率）。這樣一來，現代系統晶片電路的鎖相環電路通常包括多個子鎖相環電路，所述子鎖相環電路中的每一者被配置成經由至少一個各自的時脈樹電路以各自的頻率向對應的子系統電路提供特定時脈信號。
使用此種提供多個時脈信號的架構可能引起各種問題。舉例來說，需要多個時脈樹電路可能轉而消耗額外的電力且不利地引發非期望雜訊（例如，抖動雜訊（jitter noise））。此外，考慮到電源雜訊的干擾，所述多個子鎖相環電路通常使用各自專用的電源信號（即，並非使用系統晶片電路的全域電源信號），且此種子鎖相環電路僅可在遠離子系統電路（甚至遠離每一子鎖相環電路的對應的子系統電路）時採用。此可能相應地增大設計平面規劃以對系統晶片電路進行佈局的複雜度。因此，現有的鎖相環電路並不盡如人意。
一種鎖相環（Phase-Locked Loop；PLL）電路。鎖相環電路包括參考鎖相環電路、單一時脈樹電路以及多個指定鎖相環電路。參考鎖相環電路被配置成產生參考時脈信號。單一時脈樹電路耦合到參考鎖相環電路，且被配置成分配參考時脈信號。指定鎖相環電路耦合到時脈樹電路。指定鎖相環電路分別被配置成經由單一時脈樹電路接收所分配的參考時脈信號並基於參考時脈信號來提供各自的時脈信號。
以下公開內容提供用於實作主題的不同特徵的各種示例性實施例。以下闡述元件及排列的具體實例以簡化本公開內容。當然，這些僅為實例且不旨在進行限制。舉例來說，應理解，當一元件被稱為“連接到”或“耦合到”另一元件時，所述元件可直接連接到或直接耦合到另一元件，或者可存在一個或多個中間元件。
本發明提供系統晶片（SoC）電路的鎖相環（PLL）架構的各種實施例，所述鎖相環架構可在使用一個單一時脈樹電路的同時向所述系統晶片電路的各自的子系統電路提供多個時脈信號。這樣一來，可有利地避免因需要在傳統鎖相環電路中使用多個時脈樹電路而引發的上述問題。此外，在一些實施例中，鎖相環架構包括多個指定鎖相環電路，其中指定鎖相環電路中的每一者包括一個或多個保護電路以增強各自的電源抑制比（power supply rejection rate；PSRR）。這樣一來，指定鎖相環電路可與系統晶片電路的其他電路共用全域（global）電源信號且在不受電源雜訊影響的同時部署在晶片上的製作所述系統晶片的期望位置處。再者，在一些實施例中，指定鎖相環電路中的每一者包括重新校準電路，所述重新校準電路有助於至少部分地消除在各自的鎖相環電路元件中積累的抖動雜訊，此會有利地減少輸出雜訊且因此減少所公開的鎖相環架構的總功耗。
圖1繪示根據一些實施例的包括鎖相環架構120的電路100的示例性方塊圖。電路100還包括一個或多個子系統電路140-1、140-2及140-3、以及全域電源匯流排146。每一子系統電路可包括以下電路中的至少一者：中央處理器（CPU）電路、通用序列匯流排（USB）電路、圖形處理單元（GPU）電路、序列先進技術附接（SATA）電路、快捷外設互聯標準（peripheral component interconnect express；PCIe）電路、記憶體電路等。儘管圖1中僅繪示三個子系統電路140-1、140-2及140-3，然而應理解，在保持處於本發明的範圍內的同時，電路100中可包括任何期望數目的子系統電路。在一些實施例中，鎖相環架構120及子系統電路（140-1、140-2、140-3等）形成在單一晶片（例如，半導體基板）150上，如此在下文中可將包括鎖相環架構120及子系統電路（140-1、140-2、140-3等）的電路100稱作「系統晶片（SoC）」電路100。
在一些實施例中，鎖相環架構120包括參考鎖相環電路122、時脈樹電路124、及多個指定鎖相環電路（126-1、126-2及126-3）。所述多個指定鎖相環電路（126-1、126-2及126-3）中的每一者被配置成耦合到至少對應的子系統電路（140-1、140-2及140-3）。舉例來說，如圖所示，指定鎖相環電路126-1耦合到子系統電路140-1；指定鎖相環電路126-2耦合到子系統電路140-2；且指定鎖相環電路126-3耦合到子系統電路140-3。
儘管僅繪示三個指定鎖相環電路（126-1、126-2及126-3），然而應理解，指定鎖相環電路的數目對應於圖1所繪示的實施例中的需要時脈信號的子系統電路（140-1、140-2及140-3）的數目。因此，在一些其他實施例中子系統電路的數目改變的同時，指定鎖相環電路的數目也可相應地改變。
在一些實施例中，鎖相環架構120的所有元件（例如，參考鎖相環電路122、時脈樹電路124及指定鎖相環電路126-1至126-3）以及子系統電路（140-1、140-2及140-3）被配置成從全域電源匯流排146接收電源信號（例如，供應電壓）。換句話說，系統晶片電路100中的上述元件/電路中的每一者可經由全域電源匯流排146來全域地使用供應電壓（在下文中稱作「VDDG （145）」）。
如上所述，鎖相環電路被配置成使用參考時脈信號來「鎖定」鎖相環輸出信號（即，時脈信號）。根據本發明的一些實施例，參考鎖相環電路122被配置成從在外部與系統晶片電路100耦合的振盪電路162接收外部時脈信號121。此種振盪電路162耦合到外部晶振（external crystal）164。通過使用外部時脈信號121，參考鎖相環電路122（以參考頻率（fref ））向時脈樹電路124提供參考時脈信號123。時脈樹電路124被配置成以最少的雜訊及偏斜（skew）將參考時脈信號123作為所分配的時脈信號125傳播/分配到所述多個指定鎖相環電路（126-1、126-2及126-3）。當所述多個指定鎖相環電路（126-1、126-2及126-3）接收所分配的時脈信號125時，所述多個指定鎖相環電路（126-1、126-2及126-3）中的每一者可相應地使用所分配的時脈信號125以特定頻率向對應的子系統電路提供各自的時脈信號。
舉例來說，指定鎖相環電路126-1被配置成以第一鎖定頻率（f1 ）向子系統電路140-1提供時脈信號127-1；指定鎖相環電路126-2被配置成以第二鎖定頻率（f2 ）向子系統電路140-2提供時脈信號127-2；且指定鎖相環電路126-3被配置成以第三鎖定頻率（f3 ）向子系統電路140-3提供時脈信號127-3。以下將進一步參照圖2A至圖2C、圖3及圖4來分別論述參考鎖相環電路122、時脈樹電路124、指定鎖相環電路（126-1、126-2、126-3等）的細節。
圖2A繪示根據一些實施例的參考鎖相環電路122的示例性方塊圖。參考鎖相環電路122包括相位頻率檢測器（phase frequency detector；PFD）202、電荷泵（charge pump；CP）204、低通濾波器（low-pass filter；LF）206、及壓控振盪器（VCO）208。應注意，圖2A所繪示的實施例僅為實例以方便更好地理解本發明的各種概念。在一些其他實施例中，在保持處於本發明的範圍內的同時，參考鎖相環電路122可包括各種其他電路元件（例如，分壓器（voltage divider）、混頻器（mixer）、計數器（counter）等）中的任一個。
在一些實施例中，為了用於鎖相應用中以提供鎖定的參考時脈信號123，通常將相位頻率檢測器202視作數位區塊，所述數位區塊被配置成以數位格式接收外部時脈信號201以向串聯耦合的電荷泵204與低通濾波器206輸出數位控制信號203。更具體來說，可回應於接收到的參考時脈信號123而基於相位頻率檢測器202的各種參數（例如相位頻率檢測器202的重設時間、上升時間、下降時間、延遲時間等）來產生數位控制信號203。
耦合在相位頻率檢測器202與壓控振盪器208之間的電荷泵204及低通濾波器206接著使用數位控制信號203向串聯耦合的壓控振盪器208輸出電壓控制信號205。更具體來說，在一些實施例中，可回應於接收到的數位控制信號203而基於各種參數（例如電荷泵204的上電流電平、電荷泵204的下電流電平、低通濾波器206的電容值、低通濾波器206的電阻值等）來產生電壓控制信號205。
壓控振盪器208接著使用電壓控制信號205來輸出參考時脈信號123。更具體來說，在一些實施例中，可回應於接收到的電壓控制信號205而基於各種參數（例如壓控振盪器208的電壓-頻率增益）來產生參考時脈信號123，且參考時脈信號123可作為相位頻率檢測器202的另一輸入信號反饋回到相位頻率檢測器202。圖2B及圖2C中分別繪示壓控振盪器208的兩個示例性電路圖。在圖2B中，壓控振盪器208是由電感器-電容器（inductor-capacitor；LC）組振盪器250實作。在圖2C中，壓控振盪器208是由環形振盪器270實作。應注意，電感器-電容器組振盪器250及環形振盪器270（分別如圖2B及圖2C中所示）僅用於說明目的，因而以下將簡要闡述各自的電路系統。
參照圖2B，電感器-電容器組振盪器250被配置成在電感器-電容器組振盪器250的輸入端（圖2B中的左側）接收電壓控制信號205且在電感器-電容器組振盪器250的輸出端（圖2B中的右側）輸出參考時脈信號123作為振盪信號。更具體來說，電感器-電容器組振盪器250可耦合在第一電壓參考251（例如，圖1所示的VDDG 145）與第二電壓參考253（例如，地）之間，且包括電晶體M1、M2、M3、M4、電容器254及電感器256。電晶體M1及M2可分別由p型金屬氧化物半導體（p-type metal-oxide-semiconductor；PMOS）電晶體實作，且電晶體M3及M4可分別由n型金屬氧化物半導體（n-type metal-oxide-semiconductor；NMOS）電晶體實作。應注意，在保持處於本發明的範圍內的同時，電晶體M1至M4可分別由各種電晶體（例如，雙極性接面電晶體（bipolar junction transistor；BJT）、高電子移動率電晶體（high-electron mobility transistor；HEMT）等）中的任一個實作。更具體來說，在一些實施例中，電晶體（M1及M2）以及（M3及M4）可交叉耦合在輸入端與輸出端之間，且電容器254及電感器256分別耦合在所述輸入端與所述輸出端之間。在一些實施例中，參考時脈信號123的頻率（fref ）可與電容器254的電容值「C」及電感器256的電感值「L」的平方根成反比。
參照圖2C，環形振盪器270可包括彼此串聯耦合的奇數「N」個反流器（272-1、272-2、272-N等）。更具體來說，每一反流器的輸出耦合到下一串聯耦合的反流器的輸入，且最末反流器的輸出（例如，272-N）耦合到第一反流器的輸入（例如，272-1）以形成環形。在一些實施例中，每一反流器（272-1、272-2、272-N等）可具有各自的時間延遲Tdelay ，且可通過電壓控制信號205來控制。當在環形振盪器270中發生振盪時，在一些實施例中，參考時脈信號123的頻率（fref ）可與N乘以Tdelay 成反比。
圖3繪示根據一些實施例的時脈樹電路124的示例性示意圖。如上所述，時脈樹電路124被配置成將參考時脈信號123作為所分配的時脈信號125分配到所述多個指定鎖相環電路（126-1、126-2、126-3等）。在一些實施例中，由於所分配的時脈信號125由所述多個指定鎖相環電路（126-1、126-2、126-3等）所共同共用，因此本領域具有通常知識者可理解，如圖3所繪示的實施例中所示，時脈樹電路124可由被形成為「樹」形狀的一個或多個緩衝器（302、304、306、308等）實作。重新參照圖1，依據針對所述多個指定鎖相環電路（126-1、126-2、126-3等）所作的參考鎖相環電路122的佈局設計，所述一個或多個緩衝器（302、304、306、308等）可被形成為所屬領域中已知的各種時脈分配網路（例如X樹網路、H樹網路、變錐的H樹網路等）中的任一種。此外，在一些實施例中，由於所分配的時脈信號125包括最少量的延遲及偏斜，因此所分配的時脈信號125可實質上相似於參考時脈信號123，即共用同一頻率fref 。
圖4A繪示根據一些實施例的指定鎖相環電路（126-1、126-2、126-3等）中的一者的示例性方塊圖。指定鎖相環電路（126-1、126-2、126-3等）實質上彼此相似。因此，以下將使用指定鎖相環電路126-1作為代表性實例來論述指定鎖相環電路。如上所述，在一些實施例中，指定鎖相環電路126-1包括一個或多個保護電路（例如，低壓差（LDO）穩壓器410及主動電流鏡（ACM）412）以增強指定鎖相環電路126-1的電源抑制比（PSRR）。這樣一來，指定鎖相環電路126-1可在能夠部署在晶片150上的期望位置處且不受電源雜訊（如果有）影響的同時使用全域供應電壓VDDG 。系統晶片電路100的其他電路（例如，參考鎖相環電路122、時脈樹電路124、及子系統電路140-1至140-3（圖1））也使用全域供應電壓VDDG 。
在一些實施例中，除指定鎖相環電路126-1包括上述保護電路（低壓差穩壓器410及主動電流鏡412）以外，指定鎖相環電路126-1實質上相似於圖2A所示參考鎖相環電路122。因此，以下將著重於低壓差穩壓器410及主動電流鏡412來論述指定鎖相環電路126-1。指定鎖相環電路126-1包括經由低壓差穩壓器410及主動電流鏡412耦合到全域電源匯流排146的相位頻率檢測器402、電荷泵404、低通濾波器406、及壓控振盪器408。指定鎖相環電路126-1被配置成接收所分配的時脈信號125，且使用以上所論述的相位頻率檢測器402、電荷泵404、低通濾波器406及壓控振盪器408中的每一者各自的功能來以子系統電路140-1所期望/所規定的鎖定頻率f1 向子系統電路140-1提供時脈信號127-1。
在一些實施例中，指定鎖相環電路126-1的壓控振盪器408可使用「潔淨的（clean）」供應電壓451而非直接使用全域供應電壓VDDG 。更具體來說，與全域電源匯流排146耦合的低壓差穩壓器410被配置成通過抑制（rejecting）電源雜訊來調節全域供應電壓VDDG （145）以提供經調節的電壓（經調節的供應電壓）411，且主動電流鏡412被進一步配置成提供相對穩定的供應電壓451來操作壓控振盪器408。以下將分別參照圖4B及圖4C來進一步詳細論述低壓差穩壓器410及主動電流鏡412。
圖4B繪示根據各種實施例的低壓差穩壓器410的示例性電路圖。應注意，圖4B所繪示的實施例僅為用於解釋而提供的簡化電路圖。也就是說，在保持處於本發明的範圍內的同時，低壓差穩壓器410可依據低壓差穩壓器的各種電路圖中的任一個而被實作成包括其他電路元件及/或電路（例如，分壓器、米勒補償電路（Miller compensation circuit）、一個或多個開關等）。
在一些實施例中，低壓差穩壓器410包括誤差放大器414、電晶體416及電容器418。誤差放大器414包括第一輸入端子及第二輸入端子（例如，非反相輸入端子及反相輸入端子），所述第一輸入端子及所述第二輸入端子分別耦合到全域電源匯流排146及與主動電流鏡412耦合的輸出節點415。誤差放大器414的非反相輸入端子被配置成接收全域供應電壓（VDDG ）145作為將調節的輸入信號，且輸出節點415處的電壓信號被配置成經調節的電壓411。誤差放大器414的輸出端子耦合到由電晶體416形成的備用電流源417。在一些實施例中，備用電流源417是由PMOS電晶體（例如，416）實作。然而，應理解，在保持處於本發明的範圍內的同時，備用電流源417可由各種電晶體及/或電路中的任一種實作。進一步根據備用電流源417由PMOS電晶體416實作的實施例，PMOS電晶體416的閘極耦合到誤差放大器414的輸出端子，PMOS電晶體416的源極耦合到第一供應電壓（例如，VDDG ），且PMOS電晶體416的汲極耦合到輸出節點415。
由於圖4B中所繪示的低壓差穩壓器410的實施例僅為簡化實例，因此以下將簡要闡述低壓差穩壓器410的操作。為操作低壓差穩壓器410，在一些實施例中，備用電流源417會產生備用電流Is 。備用電流Is 對電容器418進行充電以在輸出節點415處形成經調節的電壓411。經調節的電壓411是基於在誤差放大器414的非反相輸入端子處所接收的輸入電壓（全域供應電壓145）來控制。更具體來說，當經調節的電壓411的電壓位準相對高時，由PMOS電晶體416的閘極所接收的誤差電壓（即，誤差放大器414的輸出）成比例地增大。誤差電壓的增大會減小PMOS電晶體416的源極-閘極電壓（Vsg ），此會造成備用電流Is 的減小。這樣一來，經調節的電壓411的電壓位準減小。通過相反的機制，相對低的輸出電壓位準會下拉誤差電壓，接著增大備用電流Is ，並轉而增大經調節的電壓411的電壓位準。換句話說，低壓差穩壓器410被配置成即便在全域供應電壓（VDDG ）145包括電源雜訊時仍將經調節的電壓411的電壓位準控制成實質上穩定的值。
圖4C繪示根據各種實施例的耦合在低壓差穩壓器410與壓控振盪器408之間的主動電流鏡412的示例性電路圖。應注意，圖4C所繪示的實施例僅為用於解釋而提供的簡化電路圖。也就是說，在保持處於本發明的範圍內的同時，主動電流鏡412可依據主動電流鏡或電流鏡的各種電路圖中的任一種而被實作成包括其他電路元件及/或電路（例如，延遲電路、一個或多個開關等）。
主動電流鏡412包括電晶體420、422及424、以及放大器426。在一些實施例中，電晶體420及422可分別由PMOS電晶體實作且電晶體424可由NMOS電晶體實作。應注意，在保持處於本發明的範圍內的同時，電晶體420至424可分別由各種電晶體（例如，雙極性接面電晶體（BJT）、高電子移動率電晶體（HEMT）等）中的任一種實作。
更具體來說，在圖4C所繪示的實施例中，PMOS電晶體420及422的源極耦合到低壓差穩壓器410的輸出節點415（圖4B）；PMOS電晶體420的閘極及汲極與PMOS電晶體422的閘極在節點427處捆綁在一起，節點427還耦合到放大器426的輸出端子；放大器426的第一輸入端子及第二輸入端子（例如，非反相輸入端子及反相輸入端子）分別耦合到PMOS電晶體420及422的汲極；NMOS電晶體424的汲極耦合到PMOS電晶體420的汲極；NMOS電晶體424的閘極被配置成接收控制信號429；NMOS電晶體424的源極耦合到地。
由於圖4C中所繪示的主動電流鏡412的實施例僅為簡化實例，因此以下簡要闡述主動電流鏡412的操作。為操作主動電流鏡412，在一些實施例中，NMOS電晶體424通過控制信號429來進行閘控以充當電流源425。此種電流源425可提供電流Ic 。當產生電流Ic 時，由經調節的電壓411施加偏壓的PMOS電晶體420及422可共同充當電流鏡。也就是說，電流Ic 從PMOS電晶體420反射到PMOS電晶體422。由於PMOS電晶體420及422的閘極及汲極被分別捆綁到放大器426的輸出端子（節點427處）及輸入端子（非反相輸入端子及反相輸入端子），因此所反射的電流Ic （即，流經PMOS電晶體422的電流）能得到很好的控制。舉例來說，即便經調節的電壓411包括波動（例如，電源雜訊），所反射的電流Ic 仍可維持實質上穩定的值。這樣一來，作為供應電壓而提供到壓控振盪器408的電壓（供應電壓451）可為實質上穩定的。
圖4D繪示根據一些實施例的指定鎖相環電路126-1的另一示例性方塊圖。再一次，由於鎖相環架構120的指定鎖相環電路（126-1、126-2、126-3等）實質上彼此相似，因此以下將使用指定鎖相環電路126-1作為代表性實例來論述指定鎖相環電路。此外，出於解釋的目的，本文中將圖4D中所示的指定鎖相環電路稱作「指定鎖相環電路470」。
在一些實施例中，除指定鎖相環電路470進一步包括重新校準電路472及選擇電路474以外，圖4D所示的指定鎖相環電路470實質上相似於圖4A所示的指定鎖相環電路126-1。因此，為簡潔起見，此處不再對相似的電路元件（即相位頻率檢測器402、電荷泵404、低通濾波器406、壓控振盪器408、低壓差穩壓器410及主動電流鏡412）予以贅述。
根據一些實施例，重新校準電路472被配置成與相位頻率檢測器402同時地接收所分配的時脈信號125，並基於所分配的時脈信號125向選擇電路474提供經重新校準的脈衝信號473。更具體來說，在一些實施例中，重新校準電路472可包括一個或多個邏輯閘（logic gate）。舉例來說，重新校準電路472可包括及（AND）邏輯閘，所述AND邏輯閘被配置成接收所分配的時脈信號125及重新校準使能（enable）信號（圖中未繪示）作為輸入，並對所分配的時脈信號125與重新校準使能信號執行AND邏輯功能。在一些實施例中，此種重新校準使能信號可為脈衝信號。因此，在一些實施例中，當AND邏輯閘在邏輯高狀態下接收所分配的時脈信號125及重新校準使能信號二者時，所述AND邏輯閘（即，重新校準電路472）可輸出以下將進一步詳細論述的經重新校準的脈衝信號473。選擇電路474被配置成接收時脈信號127-1（由壓控振盪器408產生）及經重新校準的脈衝信號473，並基於經重新校準的脈衝信號473而向子系統電路140-1選擇性地輸出經重新校準的時脈信號475。此種重新校準特徵提供各種優點。舉例來說，每當經重新校準的時脈信號475是根據經重新校準的脈衝信號473而重新校準時，時脈信號127-1中的抖動雜訊的至少一部分（通過相位頻率檢測器402、電荷泵404及低通濾波器406而積累的部分）可被清除。因此，經重新校準的時脈信號475可具有最少的抖動雜訊。以下將參照圖4E來進一步詳細論述重新校準電路472及選擇電路474的操作。
圖4E繪示根據一些實施例的用於操作重新校準電路472及選擇電路474的所分配的時脈信號125、經重新校準的脈衝信號473、時脈信號127-1及經重新校準的時脈信號475的示例性波形。如圖所示，所分配的時脈信號125、經重新校準的脈衝信號473、時脈信號127-1及經重新校準的時脈信號475中的每一者為隨著時間演進在邏輯高狀態與邏輯低狀態之間振盪的週期時脈信號。為提供上述重新校準特徵，相位頻率檢測器402及重新校準電路472接收所分配的時脈信號125。在一些實施例中，相位頻率檢測器402及串聯耦合的鎖相環元件（電荷泵404、低通濾波器406、壓控振盪器408、低壓差穩壓器410及主動電流鏡412）被配置成執行各自的功能以提供鎖定成期望頻率f1 的時脈信號127-1。同時地或隨後，例如在時間t0處，重新校準電路472產生經重新校準的脈衝信號473，經重新校準的脈衝信號473包括與所分配的時脈信號125的上升沿（rising edge）125-1對齊的上升沿473-1。在一些實施例中，重新校準電路472可首先產生脈衝信號473’（以虛線繪示），並基於所分配的時脈信號125的頻率來確定將校準多少脈衝。在圖4E所繪示的實例中，重新校準電路472可在週期（從時間t0至時間t10）內產生包括10個脈衝的脈衝信號473’，且僅使用所述脈衝中的將使用所分配的時脈信號125的上升沿125-1來進行校準的一者。
一旦選擇電路474接收到時脈信號127-1及經重新校準的脈衝信號473，選擇電路474便基於經重新校準的脈衝信號473的邏輯狀態來判斷是否使用經重新校準的脈衝信號473來調整時脈信號127-1。更具體來說，當經重新校準的脈衝信號473的邏輯狀態是低的時候（例如，從時間t1至時間t9），選擇電路474可輸出時脈信號127-1作為經重新校準的時脈信號475；當經重新校準的脈衝信號473的邏輯狀態是高的時候（例如，在時間t0處），選擇電路474可通過使用經重新校準的脈衝信號473的上升沿473-1來輸出時脈信號127-1以重新校準時脈信號127-1在時間t0處的上升沿。應注意，在圖4E所繪示的實例中，時脈信號127-1在時間t0處（以及在時間t10處）的上升沿具有一些抖動雜訊490，所述抖動雜訊490可歸因於源自鎖相環元件（例如，相位頻率檢測器402、電荷泵404、低通濾波器406、壓控振盪器408等）中的每一者的各種噪音源。因此，通過使用重新校準電路472及選擇電路474來產生經重新校準的時脈信號475，可有利地消除抖動雜訊（例如，490）。
圖5繪示根據各種實施例的經由單一時脈樹電路（例如，124）向系統晶片電路（例如，100）的各自的子系統電路（例如，140-1、140-2、140-3等）提供多個時脈信號（例如，127-1、127-2、127-3等）的方法500的流程圖。在各種實施例中，通過圖1至圖4E中所繪示的相應元件來執行方法500的各步驟。出於論述目的，將結合圖1至圖4E來闡述方法500的以下實施例。方法500的所說明實施例僅為實例。因此，應理解，在保持處於本發明的範圍內的同時，可對各種步驟中的任一種加以省略、重新排序、及/或增添。
根據各種實施例，方法500以步驟502為開始。在步驟502中，系統晶片電路的鎖相環架構的參考鎖相環電路提供參考時脈信號。在圖1中所說明的實例中，參考時脈信號123是由鎖相環架構120的參考鎖相環電路122所提供。在一些實施例中，鎖相環架構120為系統晶片電路100的一部分。更具體來說，鎖相環架構120與系統晶片電路100的多個子系統電路（140-1、140-2、140-3等）製造在同一晶片150上。
根據各種實施例，方法500繼續至步驟504。在步驟504中，經由單一時脈樹電路向鎖相環架構的多個指定鎖相環電路分配參考時脈信號。繼續使用以上實例，時脈樹電路124配置成向指定鎖相環電路（例如，126-1、126-2、126-3等）中的每一者分配參考時脈信號123作為所分配的時脈信號125。在一些實施例中，所分配的時脈信號125實質上相似於參考時脈信號123，例如共用同一頻率（fref ）。
根據各種實施例，方法500繼續至步驟506。在步驟506中產生多個時脈信號並向系統晶片電路的各自的子系統電路提供所述多個時脈信號。當接收到所分配的時脈信號125時，指定鎖相環電路中的每一者使用各自的電路元件（例如，相位頻率檢測器402、電荷泵404、低通濾波器406、壓控振盪器408、低壓差穩壓器410、主動電流鏡412、重新校準電路472、選擇電路474等）來產生將提供到對應的子系統電路（140-1、140-2、140-3等）的各自的時脈信號（127-1、127-2、127-3等）。在一些實施例中，時脈信號（127-1、127-2、127-3等）中的每一者可具有各自不同的頻率。
在實施例中，一種鎖相環（Phase-Locked Loop；PLL）電路包括：參考鎖相環電路，被配置成產生參考時脈信號；單一時脈樹電路，耦合到參考鎖相環電路，且被配置成分配參考時脈信號；以及多個指定鎖相環電路，耦合到時脈樹電路，其中所述指定鎖相環電路分別被配置成經由單一時脈樹電路接收所分配的參考時脈信號並基於所述參考時脈信號來提供各自的時脈信號。
在實施例中，所述各自的時脈信號中的每一者具有各自的頻率。
在實施例中，所述參考鎖相環電路包括參考相位頻率檢測器（reference phase frequency detector；PFD）、參考電荷泵（reference charge pump；CP）、參考低通濾波器（reference low-pass filter；LF）、及參考壓控振盪器（voltage controlled oscillator；VCO）。
在實施例中，所述參考壓控振盪器包括環形振盪器或電感器-電容器（inductor-capacitor；LC）組振盪器。
在實施例中，所分配的所述參考時脈信號實質上相似於所述參考時脈信號。
在實施例中，所述指定鎖相環電路中的每一者包括各自的相位頻率檢測器（PFD）、各自的電荷泵（CP）、各自的低通濾波器（LF）、及各自的壓控振盪器（VCO）。
在實施例中，所述指定鎖相環電路中的每一者進一步包括與所述各自的壓控振盪器耦合的低壓差（low-dropout；LDO）穩壓器及主動電流鏡（active current mirror；ACM）。
在實施例中，所述低壓差穩壓器及所述主動電流鏡共同被配置成通過調節全域（global）供應電壓來向所述各自的壓控振盪器提供穩定的供應電壓。
在實施例中，所述指定鎖相環電路中的每一者進一步包括重新校準電路及選擇電路。
在實施例中，所述重新校準電路被配置成基於所述參考時脈信號向所述選擇電路提供經重新校準的脈衝信號，且所述選擇電路被配置成選擇性地使用所述經重新校準的脈衝信號來重新校準所述各自的時脈信號的上升沿（rising edge）。
在另一實施例中，一種系統電路包括：多個子系統電路；以及鎖相環（PLL）架構。鎖相環架構耦合到所述多個子系統電路，所述鎖相環架構包括：參考鎖相環電路，被配置成產生參考時脈信號；單一時脈樹電路，耦合到參考鎖相環電路，且被配置成分配參考時脈信號；以及多個指定鎖相環電路，耦合到時脈樹電路，其中所述指定鎖相環電路分別被配置成經由單一時脈樹電路接收所分配的參考時脈信號並基於所分配的所述參考時脈信號向對應的子系統電路提供各自的時脈信號。
在實施例中，所述各自的時脈信號中的每一者具有各自的頻率。
在實施例中，所述參考鎖相環電路包括參考相位頻率檢測器（PFD）、參考電荷泵（CP）、參考低通濾波器（LF）、及參考壓控振盪器（VCO）。
在實施例中，所述指定鎖相環電路中的每一者包括各自的相位頻率檢測器（PFD）、各自的電荷泵（CP）、各自的低通濾波器（LF）、及各自的壓控振盪器（VCO）。
在實施例中，所述多個子系統電路及所述鎖相環架構製作在同一晶片上。
在實施例中，所述多個子系統電路及所述鎖相環架構耦合到全域電源匯流排（global power supply bus）以接收全域供應電壓。
在實施例中，所述指定鎖相環電路中的每一者進一步包括耦合在所述全域電源匯流排與各自的壓控振盪器之間的低壓差（LDO）穩壓器及主動電流鏡（ACM）。
在實施例中，所述低壓差穩壓器及所述主動電流鏡共同被配置成通過調節所述全域供應電壓來向所述各自的壓控振盪器提供穩定的供應電壓。
在實施例中，所述指定鎖相環電路中的每一者進一步包括重新校準電路及選擇電路，且其中所述重新校準電路被配置成基於所述參考時脈信號向所述選擇電路提供經重新校準的脈衝信號，且所述選擇電路被配置成選擇性地使用所述經重新校準的脈衝信號來重新校準所述各自的時脈信號的上升沿。
在又一實施例中，一種方法包括：通過參考鎖相環（PLL）電路產生參考時脈信號；經由單一時脈樹電路將參考時脈信號分配到多個指定鎖相環電路；以及通過所述多個指定鎖相環電路使用所分配的參考時脈信號來提供多個時脈信號，所述多個時脈信號分別具有各自不同的頻率。
以上概述了若干實施例的特徵，以使所屬領域中的普通技術人員可更好地理解本發明的各個方面。所屬領域中的技術人員應知，其可容易地使用本發明作為設計或修改其他工藝及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替、及變更。
100‧‧‧電路
120‧‧‧鎖相環架構
121‧‧‧外部時脈信號
122‧‧‧參考鎖相環電路
123‧‧‧參考時脈信號
124‧‧‧時脈樹電路
125‧‧‧所分配的時脈信號
125-1、473-1‧‧‧上升沿
126-1、126-2、126-3、470‧‧‧指定鎖相環電路
127-1、127-2、127-3‧‧‧時脈信號
140-1、140-2、140-3‧‧‧子系統電路
145‧‧‧全域供應電壓
146‧‧‧全域電源匯流排
150‧‧‧晶片
162‧‧‧振盪電路
164‧‧‧外部晶振
202‧‧‧相位頻率檢測器
203‧‧‧數位控制信號
204‧‧‧電荷泵
205‧‧‧電壓控制信號
206‧‧‧低通濾波器
208‧‧‧壓控振盪器
250‧‧‧電感器-電容器組振盪器
251‧‧‧第一電壓參考
253‧‧‧第二電壓參考
254、418‧‧‧電容器
256‧‧‧電感器
270‧‧‧環形振盪器
272-1、272-2、272-N‧‧‧反流器
302、304、306、308‧‧‧緩衝器
402‧‧‧相位頻率檢測器
404‧‧‧電荷泵
406‧‧‧低通濾波器
408‧‧‧壓控振盪器
410‧‧‧低壓差穩壓器
411‧‧‧經調節的電壓
412‧‧‧主動電流鏡
414‧‧‧誤差放大器
415‧‧‧輸出節點
416、420、422、424‧‧‧電晶體
417‧‧‧備用電流源
425‧‧‧電流源
426‧‧‧放大器
427‧‧‧節點
429‧‧‧控制信號
451‧‧‧供應電壓
472‧‧‧重新校準電路
473‧‧‧經重新校準的脈衝信號
473’‧‧‧脈衝信號
474‧‧‧選擇電路
475‧‧‧經重新校準的時脈信號
490‧‧‧抖動雜訊
500‧‧‧方法
502、504、506‧‧‧步驟
Ic‧‧‧電流
Is‧‧‧備用電流
M1、M2、M3、M4‧‧‧電晶體
t0、t1、t2、t3、t4、t5、t6、t7、t8、t9、t10‧‧‧時間
圖1繪示根據一些實施例的包括鎖相環（PLL）架構的系統晶片（SoC）電路的示例性方塊圖。 圖2A繪示根據一些實施例的圖1所示的鎖相環架構的參考鎖相環電路的示例性方塊圖。 圖2B繪示根據一些實施例的圖2A所示的參考鎖相環電路的壓控振盪器（voltage controlled oscillator；VCO）的示例性電路圖。 圖2C繪示根據一些實施例的圖2A所示的參考鎖相環電路的壓控振盪器的另一示例性電路圖。 圖3繪示根據一些實施例的圖1所示的鎖相環架構的時脈樹電路的示例性示意圖。 圖4A繪示根據一些實施例的圖1所示的鎖相環架構的指定鎖相環電路的示例性方塊圖。 圖4B繪示根據一些實施例的圖4A所示的指定鎖相環電路的低壓差（low-dropout；LDO）穩壓器的示例性電路圖。 圖4C繪示根據一些實施例的圖4A所示的指定鎖相環電路的主動電流鏡（active current mirror；ACM）的示例性電路圖。 圖4D繪示根據一些實施例的包括重新校準特徵的圖1所示的鎖相環架構的指定鎖相環電路的另一示例性電路圖。 圖4E繪示根據一些實施例的操作圖4D所示的指定鎖相環電路的示例性波形。 圖5繪示根據一些實施例的操作圖1所示的鎖相環架構的方法的示例性流程圖。

Claims (1)

  1. 一種鎖相環電路，包括： 參考鎖相環電路，被配置成產生參考時脈信號； 單一時脈樹電路，耦合到所述參考鎖相環電路，且被配置成分配所述參考時脈信號；以及 多個指定鎖相環電路，耦合到所述時脈樹電路，其中所述指定鎖相環電路分別被配置成經由所述單一時脈樹電路接收所分配的所述參考時脈信號並基於所述參考時脈信號來提供各自的時脈信號。
TW106139795A 2016-12-14 2017-11-16 鎖相環電路 TW201826715A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662433914P 2016-12-14 2016-12-14
US62/433,914 2016-12-14
US15/710,506 2017-09-20
US15/710,506 US10419005B2 (en) 2016-12-14 2017-09-20 Phase-locked-loop architecture

Publications (1)

Publication Number Publication Date
TW201826715A true TW201826715A (zh) 2018-07-16

Family

ID=62489734

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106139795A TW201826715A (zh) 2016-12-14 2017-11-16 鎖相環電路

Country Status (3)

Country Link
US (1) US10419005B2 (zh)
CN (1) CN108233921A (zh)
TW (1) TW201826715A (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10732700B2 (en) * 2017-12-27 2020-08-04 Eta Compute, Inc. Self-timed clocked processor architecture
US10824764B2 (en) * 2018-06-27 2020-11-03 Intel Corporation Apparatus for autonomous security and functional safety of clock and voltages
CN109933857B (zh) * 2019-02-19 2023-07-04 飞腾信息技术有限公司 感知集成电路布局信息的时钟树主干拓扑生成方法及系统
CN112084733A (zh) * 2020-08-14 2020-12-15 深圳天狼芯半导体有限公司 芯片的时钟树布图方法及装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4868522A (en) * 1988-12-13 1989-09-19 Gazelle Microcircuits, Inc. Clock signal distribution device
US5565816A (en) * 1995-08-18 1996-10-15 International Business Machines Corporation Clock distribution network
US6111712A (en) * 1998-03-06 2000-08-29 Cirrus Logic, Inc. Method to improve the jitter of high frequency phase locked loops used in read channels
EP1250638B1 (en) * 2000-01-24 2008-07-16 Broadcom Corporation System and method for compensating for supply voltage induced signal delay mismatches
JP2001332693A (ja) * 2000-05-23 2001-11-30 Nec Corp バッファ回路ブロック及びこれを用いた半導体集積回路装置の設計方法
US6813721B1 (en) * 2000-09-20 2004-11-02 Stratus Computer Systems, S.A.R.L. Methods and apparatus for generating high-frequency clocks deterministically from a low-frequency system reference clock
US7038552B2 (en) * 2003-10-07 2006-05-02 Analog Devices, Inc. Voltage controlled oscillator having improved phase noise
US7265634B2 (en) * 2005-06-17 2007-09-04 Kabushiki Kaisha Toshiba System and method for phase-locked loop initialization
US20070016835A1 (en) * 2005-07-12 2007-01-18 Integrated Device Technology, Inc. Method and apparatus for parameter adjustment, testing, and configuration
US7602254B2 (en) * 2007-05-25 2009-10-13 Infineon Technologies Ag System and method for generating signals with a preselected frequency relationship in two steps
US9310831B2 (en) * 2008-02-06 2016-04-12 Mentor Graphics Corporation Multi-mode multi-corner clocktree synthesis
US9172383B2 (en) * 2013-01-29 2015-10-27 Broadcom Corporation Induction-coupled clock distribution for an integrated circuit
US9419589B2 (en) * 2013-08-16 2016-08-16 Apple Inc. Power source for clock distribution network
US9582028B1 (en) * 2015-03-26 2017-02-28 Liming Xiu Circuits and methods of TAF-DPS based chip level global clock signal distribution

Also Published As

Publication number Publication date
US20180167073A1 (en) 2018-06-14
US10419005B2 (en) 2019-09-17
CN108233921A (zh) 2018-06-29

Similar Documents

Publication Publication Date Title
JP6663931B2 (ja) 位相ロックループのための再構成可能なｎ分周周波数生成
US8063707B2 (en) Phase locked loop
US5233314A (en) Integrated charge-pump phase-locked loop circuit
JP6450825B2 (ja) スプリアス相殺を備えた統合された位相ロック及び乗算遅延ロックループ
US7019570B2 (en) Dual-gain loop circuitry for programmable logic device
US9048849B2 (en) Supply regulated voltage controlled oscillator including active loop filter and phase locked loop using the same
TW201826715A (zh) 鎖相環電路
US6711229B1 (en) Method of synchronizing phase-locked loop, phase-locked loop and semiconductor provided with same
JP2005318599A (ja) 位相同期ループ集積回路
JP2010273320A (ja) Ｐｌｌ回路
TWI668965B (zh) 時脈產生電路及時脈產生方法
JPH0888565A (ja) 無抵抗器型の電圧制御発振器
JP2597739B2 (ja) 信号遅延回路、クロック信号発生回路及び集積回路システム
Mann et al. The design of a low-power low-noise phase lock loop
JP2007189404A (ja) 半導体装置
JP2011078054A (ja) 電流源、電子機器および集積回路
US11387834B1 (en) Methods and apparatus to implement pulse swallowing circuitry in a phase frequency detector
CN114301451A (zh) 锁相环电路、控制方法、电荷泵及芯片
WO2023124557A1 (zh) 锁相环电路、控制方法、电荷泵及芯片
US11757457B2 (en) Phase synchronization circuit, transmission and reception circuit, and semiconductor integrated circuit
TWI739449B (zh) 開迴路小數除頻器
TWI565244B (zh) 電源產生電路、頻率產生電路與頻率控制系統
Volobuev et al. A low-jitter 300mhz cmos pll for double data rate applications
JP2007243274A (ja) Ｐｌｌ回路
JP2001203570A (ja) Ｐｌｌ回路及び半導体集積回路