CN109933857B - 感知集成电路布局信息的时钟树主干拓扑生成方法及系统 - Google Patents
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Abstract
本发明公开了一种感知集成电路布局信息的时钟树主干拓扑生成方法及系统，本发明实施步骤包括：将全芯片布局划分成若干格子；找出全芯片中障碍物位置区域；判断目标点和障碍物位置区域之间的位置关系，将起点和终点坐标点粘附或拓展到障碍物边界附近格子交叉点上；获取目标点到终点之间最短格子布放通道；在总步长最短通道中按指定间距插入时钟缓冲器，在时钟缓冲器插入点附近寻找可用摆放位置完成插入时钟缓冲器的摆放，完成时钟树主干的生成。本发明通过核心的自动化时钟树主干寻路以及对时钟信号绕线的保护，在一CPU芯片上创建了多个时钟的时钟树主干，将其他信号对时钟信号的耦合电容降到最低，保证时钟信号的传输质量，提升了芯片的性能。
Description
技术领域
本发明涉及集成电路设计领域，具体涉及一种感知集成电路布局信息的时钟树主干拓扑生成方法及系统，用于生成高性能CPU的顶层时钟树主干拓扑结构。
背景技术
众所周知，高性能CPU存在多个时钟域，为了使得时钟锁相环（PLL）输出的时钟信号不被干扰地经过较短延时传送到各个子系统，集成电路内都备有时钟树，利用串联的时钟缓冲器将各个时钟分别传送到子系统时钟入口。然而，在芯片进行静态时序分析时，时钟树会受工艺、电压和温度的影响，使得两个时序有关联的区块电路实际接收到的时钟存在偏差，影响时序电路的收敛。同时，由于芯片内相邻信号线之间存在耦合电容，由此对时钟信号传输增加了额外的延时，相邻信号的高速翻转也会影响时钟树上信号的完整性。
为了将时钟锁相环（PLL）输出时钟信号不被干扰地经过较短延时传送到各个子系统，同时确保时钟到达有时序关联的区块电路时钟偏差比较小。某些已知技术尝试以对称的时钟结构来形成时钟树。然而，这些技术的运用要求集成电路中各电路区块的位置与排列有着几何对称性。现如今，集成电路的功能十分多元，会集成许多大小不一且无规律摆放的电路区块，故这些已知技术难以灵活应用于集成电路的设计。另外一些已知的手段是借助于数字集成电路布局布线工具Innovus和ICC2中的工程改变命令（ECO）功能手工实现时钟主干的摆放和时钟树分叉。这类方法效率低下，当逻辑或设计布局改变都会导致以前工作重新再来，影响全芯片时钟树设计的进度。
发明内容
本发明要解决的技术问题：针对现有技术的上述问题，提供一种感知集成电路布局信息的时钟树主干拓扑生成方法及系统，本发明通过核心的自动化时钟树主干寻路以及对时钟信号绕线的保护，在一CPU芯片上创建了多个时钟的时钟树主干，将其他信号对时钟信号的耦合电容降到最低，保证时钟信号的传输质量，提升了芯片的性能，本发明将顶层时钟的拓扑结构与芯片布局信息相结合，为时钟树主干的快速、高效实现提供了非常好的解决方案。
为了解决上述技术问题，本发明采用的技术方案为：
一种感知集成电路布局信息的时钟树主干拓扑生成方法，实施步骤包括：
1）将全芯片布局划分成若干格子；
2）找出全芯片中障碍物位置区域；
3）判断目标点和障碍物位置区域之间的位置关系，若目标点不在障碍物位置区域内，则将起点和终点坐标点按就近距离吸附到格子交叉点上；若目标点在障碍物位置区域内，则将起点和终点坐标点拓展到障碍物边界附近格子交叉点上；
4）获取目标点到终点之间不经过障碍物位置区域的最短格子布放通道；
5）在总步长最短通道中按指定间距插入时钟缓冲器，在时钟缓冲器插入点附近寻找可用摆放位置完成插入时钟缓冲器的摆放，完成时钟树主干的生成。
可选地，步骤1）中将全芯片布局划分成若干格子具体是指按照指定的长度和宽度参数将全芯片布局划分成若干格子。
可选地，步骤2）中找出全芯片中障碍物位置区域后，还包括为所有的障碍物位置区域的坐标生成障碍物位置区域数据表的步骤。
可选地，步骤3）中判断目标点和障碍物位置区域之间的位置关系的详细步骤包括：将目标点的坐标和生成障碍物位置区域数据表中各个障碍物位置区域的坐标进行比较，如果目标点的坐标的x、y值落入任意一个障碍物位置区域的坐标区间内，则判定目标点在障碍物位置区域内；否则目标点不在障碍物位置区域内。
可选地，步骤4）的详细步骤包括：
4.1）将终点作为扩散起点，按指定的整数倍格子个数作为步长，向上下左右四个方向扩散得到多个扩散点，并将其加入待遍历的扩散点列表；
4.2）从扩散点列表中遍历选择一个扩散点作为当前扩散点；
4.3）判断当前扩散点是否在障碍物位置区域内或全芯片布局的边界外，如果当前扩散点在障碍物位置区域内或全芯片布局的边界外则跳转执行步骤4.4）；否则将当前扩散点作为下一次扩散的起点，按指定的整数倍格子个数作为步长，向上下左右四个方向扩散得到多个扩散点并记录扩散路径，并将得到的多个扩散点加入待遍历的扩散点列表；
4.4）判断扩散点列表中是否仍有尚未遍历的扩散点，如果扩散点列表中仍有尚未遍历的扩散点则跳转执行步骤4.2）；
4.5）判断扩散点坐标是否与目标点坐标重合，如果重合跳转执行步骤4.6）；否则重新设定步长跳转执行步骤4.1）；
4.6）选择扩散路径中步长最少的扩散路径作为最短格子布放通道。
可选地，步骤5）中在时钟缓冲器插入点附近寻找可用摆放位置的详细步骤包括：
5.1）指定时钟缓冲器驱动类型和扩散速度；
5.2）将时钟缓冲器插入点吸附到标准单元摆放站点上；
5.3）定义搜寻合适摆放位置的搜寻区域；
5.4）逐行搜寻摆放位置寻找的摆放位置是否满足要求，所述满足要求具体是指不在障碍物内、不与其他标准单元重叠、与其他标准单元之间间距大于一个摆放站点；若不能找到满足要求的位置，则跳转执行步骤5.3）继续寻找；否则跳转执行下一步；
5.5）将找到满足要求的位置作为插入时钟缓冲器的摆放位置。
可选地，步骤5）完成时钟树主干的生成后，还包括在时钟树主干的同层或者上下层相邻位置设置接地屏蔽线。
可选地，步骤5）完成时钟树主干的生成后，还包括在时钟树主干的同层或者上下层相邻位置设置指定宽度的禁布线区域。
本发明还提供一种感知集成电路布局信息的时钟树主干拓扑生成系统，包括计算机设备，所述计算机设备被编程以执行本发明前述感知集成电路布局信息的时钟树主干拓扑生成方法的步骤；或者所述计算机设备的存储介质上存储有被编程以执行本发明前述感知集成电路布局信息的时钟树主干拓扑生成方法的计算机程序。
本发明还提供一种计算机可读存储介质，所述计算机可读存储介质上存储有被编程以执行本发明前述感知集成电路布局信息的时钟树主干拓扑生成方法的计算机程序。
和现有技术相比，本发明具有下述优点：为了在通用的数字集成电路物理实现平台中自动完成芯片顶层时钟树主干（包括时钟缓冲器和时钟绕线）的生成、实现按指定驱动的时钟缓冲器。本发明将全芯片布局划分成若干格子；判断目标点和障碍物位置区域之间的位置关系，将起点和终点坐标点粘附或拓展到障碍物边界附近格子交叉点上；获取起点到终点之间不经过障碍物位置区域的最短格子布放通道；根据总步长最短通道进行时钟缓冲器的插入，完成时钟缓冲器的摆放；时钟缓冲器的摆放已经考虑障碍物和其他标准单元位置，时钟缓冲器的摆放不需要额外检查是否放到了禁放区域、是否与其他标准单元重叠、是否与其他标准单元之间存在一个站点（site）的间距等；因此时钟缓冲器链的摆放速度快、效率高。本发明通过核心的自动化时钟树主干寻路以及对时钟信号绕线的保护，在一CPU芯片上创建了多个时钟的时钟树主干，将其他信号对时钟信号的耦合电容降到最低，保证时钟信号的传输质量，提升了芯片的性能，本发明将顶层时钟的拓扑结构与芯片布局信息相结合，为时钟树主干的快速、高效实现提供了非常好的解决方案。
附图说明
图1为本发明实施例方法的基本流程示意图。
图2为本发明实施例中寻找最短布放通道程序流程图
图3为本发明实施例中寻找B到A点时钟缓冲器链布放通道原理示意图
图4为本发明实施例中选定B到A缓冲器链的最短布放通道。
图5为本发明实施例中找时钟缓冲器摆放位置程序的流程图
图6为本发明实施例中寻找目标点周围区域标准单元放置位置示意图。
图7为本发明实施例中顶层中时钟树主干缓冲器链实现示意图。
图8为本发明实施例中时钟树主干上的屏蔽线和禁布区域示意图。
具体实施方式
本发明公开了一种感知集成电路布局信息的时钟树主干拓扑生成方法及系统，为了对本发明的上述及其他方面有更佳的了解，下面结合优选实施例，对本发明的具体实施方式做进一步的详细说明。
如图1，本实施例感知集成电路布局信息的时钟树主干拓扑生成方法的实施步骤包括：
1）将全芯片布局划分成若干格子；
2）找出全芯片中障碍物位置区域（含禁放区域和区块电路）；
3）判断目标点和障碍物位置区域之间的位置关系，若目标点不在障碍物位置区域内，则将起点和终点坐标点按就近距离吸附到格子交叉点上；若目标点在障碍物位置区域内，则将起点和终点坐标点拓展到障碍物边界附近格子交叉点上；
4）获取目标点到终点之间不经过障碍物位置区域的最短格子布放通道；
5）在总步长最短通道中按指定间距插入时钟缓冲器，在时钟缓冲器插入点附近寻找可用摆放位置完成插入时钟缓冲器的摆放，完成时钟树主干的生成。
本实施例感知集成电路布局信息的时钟树主干拓扑生成方法利用后端设计工具将时钟缓冲器链摆放，因此需要预先利用后端设计工具打开全芯片布局（floorplan）以进行后续处理。
如图1所示，步骤1）中将全芯片布局划分成若干格子具体是指按照指定的长度和宽度参数将全芯片布局划分成若干格子，长度和宽度参数可以相同也可以不同，其具体取值可以根据需要进行制定。
本实施例中，步骤2）中找出全芯片中障碍物位置区域后，还包括为所有的障碍物位置区域的坐标生成障碍物位置区域数据表的步骤。
本实施例中，步骤3）中判断目标点和障碍物位置区域之间的位置关系的详细步骤包括：将目标点的坐标和生成障碍物位置区域数据表中各个障碍物位置区域的坐标进行比较，如果目标点的坐标的x、y值落入任意一个障碍物位置区域的坐标区间内，则判定目标点在障碍物位置区域内；否则目标点不在障碍物位置区域内。
如图2和图3所示，步骤4）的详细步骤包括：
4.1）将终点（图3所示为B）作为扩散起点，按指定的整数倍格子个数作为步长，向上下左右四个方向（图3箭头所示）扩散得到多个扩散点，并将其加入待遍历的扩散点列表；需要说明的是，上下左右四个方向也可以称为东南西北四个方向等；
4.2）从扩散点列表中遍历选择一个扩散点作为当前扩散点；
4.3）判断当前扩散点是否在障碍物位置区域内或全芯片布局的边界外，如果当前扩散点在障碍物位置区域内或全芯片布局的边界外则跳转执行步骤4.4）；将当前扩散点作为扩散起点，按指定的整数倍（1,2,3…）格子个数作为步长，向上下左右四个方向（图3箭头所示）扩散得到多个扩散点并记录扩散路径，并将得到的多个扩散点加入待遍历的扩散点列表； 4.4） 判断扩散点列表中是否仍有尚未遍历的扩散点，如果扩散点列表中仍有尚未遍历的扩散点则跳转执行步骤4.2）；
4.5）判断扩散点坐标是否与目标点坐标重合，如果重合跳转执行步骤4.6）；否则重新设定步长跳转执行步骤4.1）；
4.6）选择扩散路径中步长最少的扩散路径作为最短格子布放通道（最短布放通道）。本实施例中，图3所示终点B到目标点A的最短格子布放通道的为11步（步长为1）。
如图4所示，其中矩形黑色区域表示障碍物位置区域（含禁放区域和区块电路），选定任意终点B到目标点A的最短格子布放通道过程中，如果当前扩散点在障碍物位置区域内或全芯片布局的边界外则不再继续扩散，因此能够有效避开障碍物位置区域。
本实施例中，步骤5）的详细步骤包括：在总步长最短通道中按指定间距（即时钟树叶节点到前级驱动的时钟缓冲器的距离）插入时钟缓冲器，在时钟缓冲器插入点附近寻找可用摆放位置完成插入时钟缓冲器的摆放，完成时钟树主干的生成。
如图5所示，步骤5）中在时钟缓冲器插入点附近寻找可用摆放位置的详细步骤包括：
5.1）指定时钟缓冲器驱动类型和扩散速度；
5.2）将时钟缓冲器插入点吸附到标准单元摆放站点上；
5.3）定义搜寻合适摆放位置的搜寻区域；
5.4）逐行搜寻摆放位置寻找的摆放位置是否满足要求，所述满足要求具体是指不在障碍物内、不与其他标准单元重叠、与其他标准单元之间间距大于一个摆放站点；若不能找到满足要求的位置，则跳转执行步骤5.3）继续寻找；否则跳转执行下一步；
5.5）将找到满足要求的位置作为插入时钟缓冲器的摆放位置。
如图6所示，图中外侧的矩形方框为全芯片布局，内侧包含多个小矩形区域的矩形方框即为定义搜寻合适摆放位置的搜寻区域。
本实施例中，步骤5）完成时钟树主干的生成后，还包括在时钟树主干的同层或者上下层相邻位置设置接地屏蔽线。通过在时钟树主干的同层或者上下层相邻位置设置接地屏蔽线，能够达到尽可能降低相邻信号线（包括同层和上下层）对时钟树主干绕线的耦合电容的目的。
除了已知采用加接地屏蔽线的方法，本实施例还对时钟主干绕线的同层和上下层添加了禁布区域，即：步骤5）完成时钟树主干的生成后，还包括在时钟树主干的同层或者上下层相邻位置设置指定宽度的禁布线区域。用户只需要定义已经绕完线的线名，设定禁布区域宽度，程序即可完成对该时钟线各层添加禁布区域的操作；同样运行速度快，效率高。在实际的静态时序分析中，确实完全消除了耦合电容引入的时钟树主干信号传播的增量延时。
应用本实施例感知集成电路布局信息的时钟树主干拓扑生成方法时，只要用户指定时钟源点和时钟叶节点（sink）、指定时钟缓冲器驱动类型、定义时钟缓冲器之间距离、定义格点的长和宽、定义寻找布放通道的步长、定义寻找时钟缓冲器摆放位置的扩散步长，本实施例感知集成电路布局信息的时钟树主干拓扑生成方法就可以自动完成时钟树主干规划及时钟缓冲器的摆放。其有别于其他时钟树主干生成方法，本实施例感知集成电路布局信息的时钟树主干拓扑生成方法的特点是：本实施例感知集成电路布局信息的时钟树主干拓扑生成方法选择的布放通道最短；时钟缓冲器的摆放已经考虑障碍物和其他标准单元位置，时钟缓冲器的摆放不需要额外检查是否放到了禁放区域，是否与其他标准单元重叠，是否与其他标准单元之间存在一个站点（site）的间距；时钟缓冲器链的摆放速度快，效率高。
本实施例感知集成电路布局信息的时钟树主干拓扑生成方法逐步生成各时钟树主干如图7所示，其中PLL表示时钟锁相环，block0～block11表示子系统，时钟锁相环（PLL）输出端和各个子系统即为生成的时钟树主干；本实施例中逐步生成各时钟树主干，依据最晚分叉的时钟树设计思想，将分叉点挂载到另外一个已创建的时钟主干上，保证两个有时序检查的时钟树之间时钟偏差最小。
在完成了时钟树主干生成之后，为解决其他信号对主干时钟信号的串扰，需要对时钟主干信号进行隔离保护。本实施例中实际加的接地屏蔽线和禁布区域的效果见图8，其包含使用第9层（layer9）金属绕线的时钟信号线，同层接地金属屏蔽线，邻近的对第9层添加的禁布区域和第7层（layer7）添加的禁布区域。本实施例的设计中由于第11层是电源地线条，不需要添加第11层的禁布区域。
综上所述，本实施例感知集成电路布局信息的时钟树主干拓扑生成方法通过核心的自动化时钟树主干寻路算法以及对时钟信号绕线的保护，在一CPU芯片上创建了多个时钟的时钟树主干，同时将其他信号对时钟信号的耦合电容降到最低，保证时钟信号的传输质量，提升了芯片的性能。
此外，本实施例还提供一种感知集成电路布局信息的时钟树主干拓扑生成系统，包括计算机设备，该计算机设备被编程以执行本实施例前述感知集成电路布局信息的时钟树主干拓扑生成方法的步骤；或者该计算机设备的存储介质上存储有被编程以执行本实施例前述感知集成电路布局信息的时钟树主干拓扑生成方法的计算机程序。
此外，本实施例还提供一种计算机可读存储介质，该计算机可读存储介质上存储有被编程以执行本实施例前述感知集成电路布局信息的时钟树主干拓扑生成方法的计算机程序。
以上所述仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (10)
1.一种感知集成电路布局信息的时钟树主干拓扑生成方法，其特征在于实施步骤包括：
1)将全芯片布局划分成若干格子；
2)找出全芯片中障碍物位置区域；
3)判断目标点和障碍物位置区域之间的位置关系，若目标点不在障碍物位置区域内，则将起点和终点坐标点按就近距离吸附到格子交叉点上；若目标点在障碍物位置区域内，则将起点和终点坐标点拓展到障碍物边界最近的格子交叉点上；
4)获取目标点到终点之间不经过障碍物位置区域的最短格子布放通道；
5)在总步长最短通道中按指定间距插入时钟缓冲器，在时钟缓冲器插入点开始寻找可用摆放位置进行插入时钟缓冲器的摆放，完成时钟树主干的生成。
2.根据权利要求1所述的感知集成电路布局信息的时钟树主干拓扑生成方法，其特征在于，步骤1)中将全芯片布局划分成若干格子具体是指按照指定的长度和宽度参数将全芯片布局划分成若干格子。
3.根据权利要求1所述的感知集成电路布局信息的时钟树主干拓扑生成方法，其特征在于，步骤2)中找出全芯片中障碍物位置区域后，还包括为所有的障碍物位置区域的坐标生成障碍物位置区域数据表的步骤。
4.根据权利要求3所述的感知集成电路布局信息的时钟树主干拓扑生成方法，其特征在于，步骤3)中判断目标点和障碍物位置区域之间的位置关系的详细步骤包括：将目标点的坐标和生成障碍物位置区域数据表中各个障碍物位置区域的坐标进行比较，如果目标点的坐标的x、y值落入任意一个障碍物位置区域的坐标区间内，则判定目标点在障碍物位置区域内；否则目标点不在障碍物位置区域内。
5.根据权利要求1所述的感知集成电路布局信息的时钟树主干拓扑生成方法，其特征在于，步骤4)的详细步骤包括：
4.1)将终点作为扩散起点，按指定的整数倍格子个数作为步长，向上下左右四个方向扩散得到多个扩散点，并将其加入待遍历的扩散点列表；
4.2)从扩散点列表中遍历选择一个扩散点作为当前扩散点；
4.3)判断当前扩散点是否在障碍物位置区域内或全芯片布局的边界外，如果当前扩散点在障碍物位置区域内或全芯片布局的边界外则跳转执行步骤4.5)；否则将当前扩散点作为下一次扩散的起点，按指定的整数倍格子个数作为步长，向上下左右四个方向扩散得到多个扩散点并记录扩散路径，并将得到的多个扩散点加入待遍历的扩散点列表；
4.4)判断扩散点列表中是否仍有尚未遍历的扩散点，如果扩散点列表中仍有尚未遍历的扩散点则跳转执行步骤4.2)；
4.5)判断扩散点坐标是否与目标点坐标重合，如果重合跳转执行步骤4.6)；否则重新设定步长跳转执行步骤4.1)；
4.6)选择扩散路径中步长最少的扩散路径作为最短格子布放通道。
6.根据权利要求1所述的感知集成电路布局信息的时钟树主干拓扑生成方法，其特征在于，步骤5)中在时钟缓冲器插入点开始寻找可用摆放位置的详细步骤包括：
5.1)指定时钟缓冲器驱动类型和扩散速度；
5.2)将时钟缓冲器插入点吸附到标准单元摆放站点上；
5.3)定义搜寻可用摆放位置的搜寻区域；
5.4)逐行搜寻摆放位置寻找的摆放位置是否满足要求，所述满足要求具体是指不在障碍物内、不与其他标准单元重叠、与其他标准单元之间间距大于一个摆放站点；若不能找到满足要求的位置，则跳转执行步骤5.3)继续寻找；否则跳转执行下一步；
5.5)将找到满足要求的位置作为插入时钟缓冲器的摆放位置。
7.根据权利要求1所述的感知集成电路布局信息的时钟树主干拓扑生成方法，其特征在于，步骤5)完成时钟树主干的生成后，还包括在时钟树主干的同层或者上下层相邻位置设置接地屏蔽线。
8.根据权利要求1所述的感知集成电路布局信息的时钟树主干拓扑生成方法，其特征在于，步骤5)完成时钟树主干的生成后，还包括在时钟树主干的同层或者上下层相邻位置设置指定宽度的禁布线区域。
9.一种感知集成电路布局信息的时钟树主干拓扑生成系统，包括计算机设备，其特征在于：所述计算机设备被编程以执行权利要求1～8中任意一项所述感知集成电路布局信息的时钟树主干拓扑生成方法的步骤；或者所述计算机设备的存储介质上存储有被编程以执行权利要求1～8中任意一项所述感知集成电路布局信息的时钟树主干拓扑生成方法的计算机程序。
10.一种计算机可读存储介质，其特征在于：所述计算机可读存储介质上存储有被编程以执行权利要求1～8中任意一项所述感知集成电路布局信息的时钟树主干拓扑生成方法的计算机程序。
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