CN108363891A - 专用集成电路芯片计算内核的布局结构及方法 - Google Patents
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Abstract
本发明实施例提出一种专用集成电路芯片计算内核的布局结构及方法，其将专用集成电路芯片的计算内核中逻辑单元块构造为狭长形的结构，并组成左右对称的两列多行的逻辑单元块阵列。本发明实施例有利于芯片计算内核中逻辑单元块内部运算数据的顺畅传递，提高了芯片计算内核的运算速度，避免了芯片面积的浪费，增强了芯片的运算能力。
Description
技术领域
本发明涉及集成电路领域，特别是涉及一种专用集成电路芯片计算内核的布局结构及方法。
背景技术
区块链技术是利用块链式的结构验证和存储数据，其中验证和存储的数据单元采用数字签名方式，实现数据单元的接收者用以确认数据单元的来源和数据单元的完整性，并保护数据，防止数据单元被篡改或伪造。区块链技术可以用于云计算、物联网、电子商务、身份验证、文件存储、金融交易、数字货币等众多领域，其中数字货币领域通常采用SHA-256安全散列算法(Secure Hash Algorithm,SHA)进行数字签名。
区块链专用集成电路芯片(又称ASIC芯片)是区块链体系中最基础、最核心的计算设备。用于数字货币领域实现SHA-256算法超高速重复计算的区块链专用集成电路芯片属于针对SHA-256算法的全定制芯片，其中实现SHA-256算法的计算内核无法通过采购其他公司现有的知识产权内核(IP核)拼接而成。
数字货币领域，每一次运算要进行两次SHA-256运算，第一次SHA-256运算的哈希结果作为第二次SHA-256运算的输入数据的一部分。根据SHA-256算法的原理，每一次SHA-256运算需要迭代进行64轮的运算，每一轮运算称为一级流水线(PIPELINE)运算，即每一次SHA-256运算需要64级流水线(PIPELINE)运算，两次SHA-256运算就需要两个64级流水线(PIPELINE)运算。
现有技术在设计实现SHA-256算法的专用集成电路芯片的计算内核时，主要的设计思路是保证时钟信号到达每一级流水线(PIPELINE)运算单元的路径距离尽可能相同，从而保证每一级流水线(PIPELINE)运算单元的时钟信号相同。因此，现有技术通常将64级流水线(PIPELINE)运算单元排列成正方形布局，即每行八级流水线(PIPELINE)运算单元，就是为了符合这一设计思路。但是，将64级流水线(PIPELINE)运算单元设计成正方形布局时，由于上一级流水线(PIPELINE)运算单元输出的数据用于下一级流水线(PIPELINE)运算单元的输入，从而导致每八级PIPELINE运算后输出的数据需要折转至下级流水线(PIPELINE)运算单元，导致数据流转不顺畅，从而降低了芯片计算内核的运算速度。
发明内容
为了解决上述问题，根据本发明的一个方面，提出一种专用集成电路芯片计算内核的布局结构，包括多个逻辑单元块组成的阵列，所述多个逻辑单元块组成的阵列包括左右对称的两列，每列设置多行，每行布置一个逻辑单元块，其中逻辑单元块呈狭长形的结构。
在一些实施方式中，所述逻辑单元块包括第一运算单元和第二运算单元，所述第一运算单元用于执行第一次运算，所述第二运算单元用于执行第二次运算。
在一些实施方式中，所述第一运算单元连接至所述第二运算单元，其中所述第一运算单元执行第一次运算的结果用于所述第二运算单元执行第二次运算。
在一些实施方式中，所述第一运算单元和第二运算单元分别包括M级流水线运算单元，所述M级流水线运算单元采用首尾相连的狭长形排列，且第二运算单元的第1级流水线运算单元与第一运算单元的第M级流水线运算单元首尾相连，M为大于1的整数。
在一些实施方式中，所述M级流水线运算单元分别包括运算模块和存储模块，所述运算模块用于执行各级流水线运算，所述存储模块用于保存各级运算结果。
在一些实施方式中，所述M级流水线运算单元中下级流水线运算单元的运算模块与上级流水线运算单元的存储模块相连接。
在一些实施方式中，所述第一运算单元和第二运算单元用于执行SHA-256运算。
在一些实施方式中，所述M级流水线运算单元包括64级流水线运算单元。
在一些实施方式中，所述逻辑单元块接收芯片输入输出单元发送的运算数据，执行运算，并向所述输入输出单元输出运算结果。
根据本发明的另一个方面，提出一种专用集成电路芯片计算内核的布局方法，其特征在于，包括以下步骤：
步骤S11，将逻辑单元块构造为狭长形的结构；
步骤S12，将多个所述逻辑单元块组成逻辑单元块阵列，形成所述专用集成电路芯片的计算内核区域，所述逻辑单元块阵列包括左右对称的两列，每列设置多行，每行布置一个逻辑单元块。
在一些实施方式中，所述方法还包括：将所述逻辑单元块构造为包括第一运算单元和第二运算单元，所述第一运算单元用于执行第一次运算，所述第二运算单元用于执行第二次运算。
在一些实施方式中，所述第一运算单元连接至所述第二运算单元，其中所述第一运算单元执行第一次运算的结果用于所述第二运算单元执行第二次运算。
在一些实施方式中，所述方法还包括：将所述第一运算单元和第二运算单元分别构造为M级流水线运算单元首尾相连的狭长形结构，且第二运算单元的第1级流水线运算单元与第一运算单元的第M级流水线运算单元首尾相连，M为大于1的整数。
在一些实施方式中，所述M级流水线运算单元分别包括运算模块和存储模块，所述运算模块用于执行各级流水线运算，所述存储模块用于保存各级运算结果。
在一些实施方式中，所述M级流水线运算单元中下级流水线运算单元的运算模块与上级流水线运算单元的存储模块相连接。
在一些实施方式中，所述第一运算单元和第二运算单元用于执行SHA-256运算。
在一些实施方式中，所述M级流水线运算单元包括64级流水线运算单元。
在一些实施方式中，所述逻辑单元块接收芯片输入输出单元发送的运算数据，执行运算，并向所述输入输出单元输出运算结果。
在一些实施方式中，还提供了一种计算机，包含上述的专用集成电路芯片计算内核的布局结构。
在一些实施方式中，还提供了一种电子设备，包括：
至少一个处理器；以及
与所述至少一个处理器通信连接的存储器；其中，
所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行时，使所述至少一个处理器执行上述的专用集成电路芯片计算内核的布局方法。
在一些实施方式中，还提供了一种计算机可读存储介质，存储有计算机可执行指令，所述计算机可执行指令设置为执行上述的专用集成电路芯片计算内核的布局方法。
在一些实施方式中，还提供了一种计算机程序产品，所述计算机程序产品包括存储在计算机可读存储介质上的计算机程序，所述计算机程序包括程序指令，当所述程序指令被计算机执行时，使所述计算机执行上述的专用集成电路芯片计算内核的布局方法。
本发明实施例将专用集成电路芯片的计算内核中逻辑单元块构造为狭长形的结构，并组成左右对称的两列多行的逻辑单元块阵列，从而有利于芯片计算内核中逻辑单元块内部运算数据的顺畅传递，提高了芯片计算内核的运算速度，且避免了芯片面积的浪费，增强了芯片的运算能力。
附图说明
图1是根据本发明一实施例的专用集成电路芯片计算内核的布局结构的示意图；
图2是根据本发明另一实施例的专用集成电路芯片计算内核的布局结构的示意图；
图3是根据本发明一实施例的专用集成电路芯片计算内核的逻辑单元块的结构示意图；
图4是根据本发明一实施例的专用集成电路芯片计算内核的布局方法的流程示意图；
图5是根据本发明一实施例的专用集成电路芯片计算内核的逻辑单元块的布局方法的流程示意图；以及
图6是根据本发明一实施例的电子设备的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。为了便于说明本发明实施例，本发明附图中仅示出用于说明本发明目的的必要部件。
图1是根据本发明一实施例的专用集成电路芯片计算内核的布局结构11的示意图。如图1所示，本发明实施例所述专用集成电路芯片计算内核的布局结构11包括由多个逻辑单元块110组成的阵列。逻辑单元块110采用狭长形的结构，所述由多个逻辑单元块110组成的阵列包括左右对称的两列，每列设置N行，每行布置一个逻辑单元块110，即整个阵列总共布置有2N个逻辑单元块。
逻辑单元块110用于执行数据运算，是决定芯片运算能力及功耗的最核心模块。每个逻辑单元块接收芯片输入输出(I/O)单元发送的运算数据，执行单独的运算，并输出运算结果，下级逻辑单元块的运算结果通过上级逻辑单元块发送给输入输出(I/O)单元。
本发明实施例中逻辑单元块可以执行SHA系列的加密算法或者其他的数据算法，包括但不限于SHA-256算法。
在一些实施方式中，所述逻辑单元块110组成的阵列中，每列布置57行，即N＝57，但实际实施中每列布置的逻辑单元块数可以根据芯片的运算性能指标配置，不限于此实施例。
本发明实施例将专用集成电路芯片的计算内核中逻辑单元块构造为狭长形结构，有利于计算内核的逻辑单元块内部运算数据的顺畅传递，提高计算内核的运算速度，且将逻辑单元块阵列组成两列多行的布局，使得芯片的计算内核区域尽可能实现接近正方形的布局，避免了芯片面积的浪费，并且通过每列多行的布局，实现了每列多个逻辑单元块，增强了芯片的运算能力。
图2是根据本发明另一实施例的专用集成电路芯片计算内核的布局结构11的示意图。如图2所示，在图1所示实施例基础上，每个逻辑单元块110进一步包括第一运算单元201和第二运算单元202，所述第一运算单元201和第二运算单元202各自执行一次运算，所述第一运算单元201执行第一次运算的结果作为第二运算单元202的输入数据的一部分，以供所述第二运算单元202执行第二次运算。
本发明实施例中第一运算单元201和第二运算单元202可以执行SHA系列的加密算法或者其他的数据算法，包括但不限于SHA-256算法。
图3是根据本发明一实施例的专用集成电路芯片计算内核的逻辑单元块的结构示意图。第一运算单元201和第二运算单元202分别包括用于执行一次运算所需的M级流水线(PIPELINE)运算单元，M为大于1的整数。图3中仅以第一运算单元201和第二运算单元202包括执行SHA-256运算的64级流水线运算单元301_1～301_64为例进行示例性说明，具体实施中第一运算单元201和第二运算单元202所包括的M级流水线运算单元的级数根据执行的算法而定。如图3所示，每级流水线运算单元301包括运算模块401和存储模块402，运算模块401用于执行本级流水线运算，存储模块402保存本级的运算结果。
第一运算单元201和第二运算单元202各自包括的64级流水线运算单元首尾相连，第二运算单元202的第1级流水线运算单元与第一运算单元201的第64级流水线运算单元首尾相连，即第一运算单元201和第二运算单元202各自包括的64级流水线运算单元中，下级流水线运算单元的运算模块401与上级流水线运算单元的存储模块402连接，接收上级流水线运算单元的运算结果作为本级运算数据的一部份。第二运算单元202的第1级流水线运算单元的运算模块401与第一运算单元201的第64级流水线运算单元的存储模块402连接，接收第一运算单元201的运算结果作为第二运算单元202的输入数据的一部分。第一运算单元201和第二运算单元202的各级流水线运算单元之间采用首尾相连的狭长形排列，可以实现两次SHA-256运算数据的顺畅传递。
第一运算单元201接收输入输出(I/O)单元发送的运算数据，依次执行第一次SHA-256运算的64级流水线运算，并输出第一次SHA-256运算的结果，传递给第二运算单元202继续执行第二次SHA-256运算的64级流水线运算，并输出最终的运算结果返回输入输出(I/O)单元。
本发明实施例中，由于每个运算单元存在M级流水线运算，每级流水线运算单元都单独获得时钟信号，因此在逻辑单元块中每个运算单元的第1级流水线运算单元和第M级流水线运算单元的时钟信号已经不统一。为了克服各级流水线运算单元的时钟信号难以统一的问题，第二运算单元202的最后一级流水线运算单元将运算结果数据发送给控制单元，而不是反馈给第一运算单元201，而是由控制单元完成剩余没有完成的运算，控制单元完成剩余运算后，将最终运算结果返回处理。
这里结合附图1和2对附图3中的左侧逻辑单元块110_3的第一运算单元201_3和第二运算单元202_3进行工作原理说明。首先I/O单元通过控制单元向第一运算单元201_3发送计算任务，该计算任务可以通过逻辑单元块110_1和110_2发送给逻辑单元块110_3，也可以直接将计算任务发送给逻辑单元块110_3。逻辑单元块110_3的第一运算单元201_3接受计算任务，执行第一次SHA-256运算的64级流水线运算，并将运算结果发送给第二运算单元202_3执行第二次SHA-256运算的64级流水线运算。第二运算单元202_3将运算结果通过逻辑单元块110_2和110_1发送给控制单元完成剩余没有完成的运算，控制单元完成剩余运算后，将最终运算结果返回处理。第二运算单元202_3也可以直接将运算结果发送控制单元。
在一些实施方式中，本发明的专用集成电路芯片在采用16nm工艺生产时，逻辑单元块的长度约为1525微米，高度约为65微米。采用28nm工艺生产时，逻辑单元块的长宽根据工艺进行调整。
本发明实施例将专用集成电路芯片计算内核的逻辑单元块中各级流水线运算单元采用首尾相连的狭长形排列，有利于各级流水线运算单元之间数据的顺畅传递，提高计算内核的运算速度，且将逻辑单元块阵列组成两列多行的布局，使得芯片的计算内核区域尽可能实现接近正方形的布局，避免了芯片面积的浪费，并且通过每列多行的布局，实现了每列多个逻辑单元块，增强了芯片的运算能力。
图4是根据本发明一实施例的专用集成电路芯片计算内核的布局方法的流程示意图。如图4所示，本发明实施例的专用集成电路芯片计算内核的布局方法包括以下步骤：
步骤S11，将逻辑单元块构造为狭长形的结构；
步骤S12，将多个所述逻辑单元块组成逻辑单元块阵列，形成所述专用集成电路芯片的计算内核区域，所述逻辑单元块阵列包括左右对称的两列，每列设置多行，每行布置一个逻辑单元块。
本发明实施例中，逻辑单元块用于执行加密运算，是决定芯片运算能力及功耗的最核心模块，每个逻辑单元块接收芯片输入输出单元发送的运算数据，执行单独的运算，并输出运算结果，下级逻辑单元块的运算结果通过上级逻辑单元块发送给输入输出单元。
本发明实施例中逻辑单元块可以执行SHA系列的加密算法或者其他的数据算法，包括但不限于SHA-256算法。
在一些实施方式中，所述逻辑单元块阵列中，每列布置57行，但实际实施中每列布置的逻辑单元块数可以根据芯片的运算性能指标配置，不限于此实施例。
本发明实施例将专用集成电路芯片的计算内核中逻辑单元块构造为狭长形结构，有利于计算内核的逻辑单元块内部运算数据的顺畅传递，提高计算内核的运算速度，且将逻辑单元块阵列组成两列多行的布局，使得芯片的计算内核区域尽可能实现接近正方形的布局，避免了芯片面积的浪费，并且通过每列多行的布局，实现了每列多个逻辑单元块，增强了芯片的运算能力。
图5是根据本发明一实施例的专用集成电路芯片计算内核的逻辑单元块的布局方法的流程示意图。如图5所示，本发明实施例的专用集成电路芯片计算内核的逻辑单元块的布局方法包括以下步骤：
步骤S21，将所述逻辑单元块构造为包括第一运算单元和第二运算单元，所述第一运算单元用于执行第一次运算，所述第二运算单元用于执行第二次运算；
步骤S22，将所述第一运算单元和第二运算单元分别构造为M级流水线运算单元首尾相连的狭长形结构，且第二运算单元的第1级流水线运算单元与第一运算单元的第M级流水线运算单元首尾相连，M为大于1的整数。
本发明实施例中，每级流水线运算单元被构造为包括运算模块和存储模块，运算模块用于执行本级流水线运算，存储模块用于保存本级的运算结果。
所述步骤S22中，所述第一运算单元和第二运算单元各自包括的64级流水线运算单元中，下级流水线运算单元的运算模块与上级流水线运算单元的存储模块连接，接收上级流水线运算单元的运算结果作为本级运算数据的一部份。第二运算单元的第1级流水线运算单元的运算模块与第一运算单元的第64级流水线运算单元的存储模块连接，接收第一运算单元的运算结果作为第二运算单元的输入数据的一部分。第一运算单元和第二运算单元的各级流水线运算单元之间采用首尾相连的狭长形排列，可以实现两次运算数据的顺畅传递。
本发明实施例中，第一运算单元和第二运算单元可以执行SHA系列的加密算法或者其他的数据算法，包括但不限于SHA-256算法。以执行SHA-256算法为例，第一运算单元和第二运算单元可以包括执行SHA-256运算的64级流水线运算单元。具体实施中，第一运算单元和第二运算单元所包括的M级流水线运算单元的级数根据执行的算法而定。
在一些实施方式中，还提供了一种计算机，包含上述的专用集成电路芯片计算内核的布局结构。
在一些实施方式中，还提供了一种计算机可读存储介质，存储有计算机可执行指令，所述计算机可执行指令设置为执行上述的专用集成电路芯片计算内核的布局方法。
在一些实施方式中，还提供了一种计算机程序产品，所述计算机程序产品包括存储在计算机可读存储介质上的计算机程序，所述计算机程序包括程序指令，当所述程序指令被计算机执行时，使所述计算机执行上述的专用集成电路芯片计算内核的布局方法。
上述的计算机可读存储介质可以是暂态计算机可读存储介质，也可以是非暂态计算机可读存储介质。
在一些实施方式中，还提供了一种电子设备，其结构如图6所示，该电子设备包括：
至少一个处理器(processor)60，图6中以一个处理器60为例；和存储器(memory)61，还可以包括通信接口(Communication Interface)62和总线63。其中，处理器60、通信接口62、存储器61可以通过总线63完成相互间的通信。通信接口62可以用于信息传输。处理器60可以调用存储器61中的逻辑指令，以执行上述实施例的专用集成电路芯片计算内核的布局方法。
此外，上述的存储器61中的逻辑指令可以通过软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。
存储器61作为一种计算机可读存储介质，可用于存储软件程序、计算机可执行程序，如本发明实施例中的方法对应的程序指令/模块。处理器60通过运行存储在存储器61中的软件程序、指令以及模块，从而执行功能应用以及数据处理，即实现上述方法实施例中的专用集成电路芯片计算内核的布局方法。
存储器61可包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需的应用程序；存储数据区可存储根据终端设备的使用所创建的数据等。此外，存储器61可以包括高速随机存取存储器，还可以包括非易失性存储器。
本发明实施例将专用集成电路芯片计算内核的逻辑单元块中各级流水线运算单元采用首尾相连的狭长形排列，有利于各级流水线运算单元之间数据的顺畅传递，提高计算内核的运算速度，且将逻辑单元块阵列组成两列多行的布局，使得芯片的计算内核区域尽可能实现接近正方形的布局，避免了芯片面积的浪费，并且通过每列多行的布局，实现了每列多个逻辑单元块，增强了芯片的运算能力。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (20)
1.一种专用集成电路芯片计算内核的布局结构，其特征在于，包括多个逻辑单元块组成的阵列，所述多个逻辑单元块组成的阵列包括左右对称的两列，每列设置多行，每行布置一个逻辑单元块，其中逻辑单元块呈狭长形的结构。
2.根据权利要求1所述的专用集成电路芯片计算内核的布局结构，其特征在于，所述逻辑单元块包括第一运算单元和第二运算单元，所述第一运算单元用于执行第一次运算，所述第二运算单元用于执行第二次运算。
3.根据权利要求2所述的专用集成电路芯片计算内核的布局结构，其特征在于，所述第一运算单元连接至所述第二运算单元，其中所述第一运算单元执行第一次运算的结果用于所述第二运算单元执行第二次运算。
4.根据权利要求3所述的专用集成电路芯片计算内核的布局结构，其特征在于，所述第一运算单元和第二运算单元分别包括M级流水线运算单元，所述M级流水线运算单元采用首尾相连的狭长形排列，且第二运算单元的第1级流水线运算单元与第一运算单元的第M级流水线运算单元首尾相连，M为大于1的整数。
5.根据权利要求4所述的专用集成电路芯片计算内核的布局结构，其特征在于，所述M级流水线运算单元分别包括运算模块和存储模块，所述运算模块用于执行各级流水线运算，所述存储模块用于保存各级运算结果。
6.根据权利要求5所述的专用集成电路芯片计算内核的布局结构，其特征在于，所述M级流水线运算单元中下级流水线运算单元的运算模块与上级流水线运算单元的存储模块相连接。
7.根据权利要求6所述的专用集成电路芯片计算内核的布局结构，其特征在于，所述第一运算单元和第二运算单元用于执行SHA-256运算。
8.根据权利要求7所述的专用集成电路芯片计算内核的布局结构，其特征在于，所述M级流水线运算单元包括64级流水线运算单元。
9.根据权利要求8所述的专用集成电路芯片计算内核的布局结构，其特征在于，所述逻辑单元块接收芯片输入输出单元发送的运算数据，执行运算，并向所述输入输出单元输出运算结果。
10.一种计算机，其特征在于，包含权利要求1-9任一项所述的专用集成电路芯片计算内核的布局结构。
11.一种专用集成电路芯片计算内核的布局方法，其特征在于，包括以下步骤：
步骤S11，将逻辑单元块构造为狭长形的结构；
步骤S12，将多个所述逻辑单元块组成逻辑单元块阵列，形成所述专用集成电路芯片的计算内核区域，所述逻辑单元块阵列包括左右对称的两列，每列设置多行，每行布置一个逻辑单元块。
12.根据权利要求11所述的专用集成电路芯片计算内核的布局方法，其特征在于，所述方法还包括：将所述逻辑单元块构造为包括第一运算单元和第二运算单元，所述第一运算单元用于执行第一次运算，所述第二运算单元用于执行第二次运算。
13.根据权利要求12所述的专用集成电路芯片计算内核的布局方法，其特征在于，所述第一运算单元连接至所述第二运算单元，其中所述第一运算单元执行第一次运算的结果用于所述第二运算单元执行第二次运算。
14.根据权利要求13所述的专用集成电路芯片计算内核的布局方法，其特征在于，所述方法还包括：将所述第一运算单元和第二运算单元分别构造为M级流水线运算单元首尾相连的狭长形结构，且第二运算单元的第1级流水线运算单元与第一运算单元的第M级流水线运算单元首尾相连，M为大于1的整数。
15.根据权利要求14所述的专用集成电路芯片计算内核的布局方法，其特征在于，所述M级流水线运算单元分别包括运算模块和存储模块，所述运算模块用于执行各级流水线运算，所述存储模块用于保存各级运算结果。
16.根据权利要求15所述的专用集成电路芯片计算内核的布局方法，其特征在于，所述M级流水线运算单元中下级流水线运算单元的运算模块与上级流水线运算单元的存储模块相连接。
17.根据权利要求16所述的专用集成电路芯片计算内核的布局方法，其特征在于，所述第一运算单元和第二运算单元用于执行SHA-256运算。
18.根据权利要求17所述的专用集成电路芯片计算内核的布局方法，其特征在于，所述M级流水线运算单元包括64级流水线运算单元。
19.根据权利要求18所述的专用集成电路芯片计算内核的布局方法，其特征在于，所述逻辑单元块接收芯片输入输出单元发送的运算数据，执行运算，并向所述输入输出单元输出运算结果。
20.一种电子设备，其特征在于，包括：
至少一个处理器；以及
与所述至少一个处理器通信连接的存储器；其中，
所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行时，使所述至少一个处理器执行权利要求11-19任一项所述的方法。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109933857A (zh) * | 2019-02-19 | 2019-06-25 | 天津飞腾信息技术有限公司 | 感知集成电路布局信息的时钟树主干拓扑生成方法及系统 |
| TWI790088B (zh) * | 2021-01-14 | 2023-01-11 | 大陸商深圳比特微電子科技有限公司 | 處理器和計算系統 |
-
2018
- 2018-04-09 CN CN201810310352.5A patent/CN108363891A/zh not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN109933857B (zh) * | 2019-02-19 | 2023-07-04 | 飞腾信息技术有限公司 | 感知集成电路布局信息的时钟树主干拓扑生成方法及系统 |
| TWI790088B (zh) * | 2021-01-14 | 2023-01-11 | 大陸商深圳比特微電子科技有限公司 | 處理器和計算系統 |
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