JPH02504696A - 周波数推定を利用する高速ロッキング位相ロックループ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 周波数推定を利用する高速ロッキング位相ロックループこの発明は位相ロックル ープ（Ｐ　Ｌ　Ｌ）技術に関し、特に同期通信システムでの使用に関する。

２、先行技術の説明 位相ロックループはループ出力周波数を入力基準周波数にロックするために、現 代技術において至るところにある。

位相ロックループは、とりわけ、ノイズのある入力基準クロックにロックしてそ れに対応するきれいなりロックを出力するために、同期通信を使用するデジタル 通信ネットワークで広く使われている。同期ネットワークでは、データは同期化 される伝送りロックとともに成るネットワークノードから別のネットワークノー ドに伝送される。一般に、ネットワークの各ノードは基準クロックにロックされ る位相ロックループを含み、内部タイミングだけでなく、データとともに他のノ ードに伝送されるために使用される局部ノードクロックを発生させる。ノードで 受取られたデータは、データとともに伝送されるクロックによって入力バッフ７ に入れられる。データはノード位相ロックループによって発生される局部ノード クロックによりて、ノードで記憶および使用するためにバッファからストローブ される。

局部ノードクロックの周波数がデータとともに受取られたクロックに関して異な ると、アンダフローまたはオーバフローエラーが起こってデータの損失をもらた す。オーバフローは、データが取り除かれるよりも早くバッファにクロック動作 されるときに起こる。アンダフローエラーは、データがクロック動作されるより も早くバッファから取り除かれるときに起こる。したがって、システムで使用さ れるクロックは互いに対して周波数がロックされることは非常に重要であること が理解される。

データ損失をもたらすかもしれない他のエラーの原因は位相ジッタである。位相 ジッタは信号が受ける短期の位相歪（ノイズ）である。クロックとデータが成る ノードから別のノードに伝送されるとき、信号は任意の位相遅延によって汚染さ れて位相ジッタをもたらす。しかし、そこに伝送されるデータとクロックは互い に関して位相同期化されたままで、受取ノードはクロックを使ってデータを同期 的に入力することができる。伝送されたクロックおよび伝送されたデータは同じ 量のジッタを受ける。しかし、受取られたクロックと内部ノードクロックは、互 いに関してジッタしてデータの損失がもたらされるかもしれない。

同期通信を使用するネットワークでは、ソースクロックが指定され、主ノードが ソースクロックにロックすると、ノードの位相ロックループが示される。主ノー ドからのＰＬＬクロックはさらなるノードに伝送されてそこに基準クロックを与 え、さらなるノードのＰＬＬがそれに対してロックされる。さらなるノードの位 相ロックループは次にクロックをさらに別のノードに伝送する。この態様で、ネ ットワークに対し、て確立されたプロトコルに従って、すべてのノードはソース クロックに対して周波数が５ツクされる。

ソースクロック（または主ノード）が不動作となると、システムは一般に元のソ ースクロックと異なるロケーションの新しいソースクロックにスイッチして、一 般に新しい主ノードを指定する。ネットワークに対して利用可能なソースクロッ クは、所定の許容差内で周波数が変わるかもしれないので、全体のネットワーク は新しい周波数に対して周波数がロックされなければならない。このようなロッ クアツププロシージャは過度の大量の時間を必要することがあり、その間かなり のオーバフローまたはアンダフローのエラーが起こるかもしれない。ネットワー クはこのようなオーバフローまたはアンダフローのエラーを検出するためにしば しばエラー検出コードを使用する。するとシステムは、エラーなしの伝送が起こ るまでメツセージが繰返し再伝送されるように制御される。この処理はネットワ ークに望ましくないオーバヘッドをもたらす。

広い帯域幅位相ロックループを使用して速いロックアツプ時間を示すことができ るが、これはロッキング処理の間著しい位相ジッタを導入する。周波数ロックア ツプの間、位相ロツタルーブクロックは、システム規模の同期化が再確立される までネットワークが実際上閉鎖されるという程度まで、互いに関してずれる。ノ ードはロックアツプの間互いにメツセージを伝送しようとするが、エラーは勢力 があるのでメツセージがエラーなしで受取られるロックアツプのときまで再伝送 は続く。

広い帯域幅位相ロックループを使用するこのような先行技術のシステムでは、ク ロックソースをスイッチするときのロックアツプ時間を最小化するために、ルー プ帯域幅はトラックするべき入力基準クロックの最大帯域幅よりもしジッタ減衰 をもたらすので、このようなネットワークはロックアツプ処理の間大きなエラー をもたらす傾向がある。

狭い帯域幅位相ロックループがネットワークで使われるなら、非常に長いロック アツプ時間となる。狭い帯域幅位相ロックループを使用するとき、ソースクロッ クの周波数許容差は、アンダフローおよびオーバフローエラーが長いロックアツ プ時間の間受入れられる低いレベルに保たれるように、非常に狭い限定で保たれ なければならない。

先行技術の通信ネットワークは広い帯域幅モードから狭い帯域幅モードに次第に 収斂する位相ロックループも使用する。このような遅い収斂工程はロッキング工 程の間不十分なジッタ減衰をもたらし、結果としてクロックのずれによる著しい データ伝送エラーとなる。

したがって、同期通信環境において、できるだけ速く新しい基準クロックにロッ クするのが望ましい。ロックアツプ時の間、周波数オフセットのようなりロック の不一致は普通回復できないエラーをもたらす。通信ネットワークにおける今日 の複雑度の増大は、遅いロッキング時間から起こるエラーの数を悪化させる。ロ ッキング時間は新しいクロックソースの導入から、ノード出力クロックがシステ ムのジッタ減衰要件を満足させるまでの間の存続期間である。

したがって、比較的長いロックアツプ時間を伴う従来の位相ロックループは、大 きい周波数オフセットおよび付随する伝送エラーをもたらす。ロックアツプ時間 を減するためにループの帯域幅を拡げることは、出カシツタにおいて望ましくな い大きな増大をもたらす。従来の位相ロックループ技術において、ジッタ減衰の 量はロックアツプ時間の持続期間に関して指数的に減少する。

したがりて、前述から位相ロックループの性能は同期通信システムの性能におけ る最も重大な要素であることが理解される。今日の通信システムでは、制御シス テムのように、通信システム以外のシステムに対して最適化された位相ロックル ープ設計が使用され、その設計は通信システムに対しては最適ではない。

図面の簡単な説明 第１図はこの発明の好ましい実施例に従って実現された位相ロックループの概略 ブロック図である。

第２図はロックされたままになるように第１図の位相ロックループによって使用 される位相サンプリング処理を示すグラフである。

第３図は第１図の位相ロックループの動作モードの位相エラ一対時間のグラフで ある。

好ましい実施例の説明 第１図を参照すると、本発明に従って実現された位相ロックループの概略ブロッ ク図が示される。ループが口・ｌりすると所望される入力基準ソースクロックは 、分割器（ｄｉｖｉｄｅｒ）チェイン１１を通してデジタル位相検出器１０に与 えられる。入力基準ソースは、たとえば±５０パーツ・バー−ミリオン（ＰＰＭ ）の許容差のＩ　Ｍ　Ｈｚクロックを含んでもよい。分割器チェイン１１は連続 するデジタル分割器を含み、入力基準をたとえば５．０００で分割して、公称２ ００Ｈｚの基準クロックをもたらす。位相ロックループからの出力クロックはラ イン１２に与えられ、デジタル分割器チェイン１３を通ってループフィードバッ ク信号を位相検出器１０の第２の入力に与える。出力クロックはＩＭＨｚ信号を 含んでもよく、それによって位相ロックループの動作は入力基準に対して周波数 がロックされる。分割器チェイン１３は分割器チェイン１１と類似しており、公 称２００Ｈｚフイ一ドバツク信号を位相検出器１０に与える。位相検出器１０は 、分割器チェイン１３からのフィードバック信号によってクロック動作されるＤ フリップフロップによって好ましくは実現され、分割器チェイン１１からの基準 はそのＤ入力に与えられる。フリップフロップはフィードバック信号の立上がり 端縁でクロックさ特表千２−５０４ｔ；９Ｇ（４） れて、Ｄ入力の基準信号の状態をそのＱ出力に転送する。

フリップフロップのＱ出力はループエラー信号を含むライン１４にリード／ラグ 信号を与える。もしフィードバック信号の立上がり端縁が基準信号の立上がり端 縁をリードしているなら、バイナリ０が位相検出器１０のＱ出力に転送されるこ とが理解される。しかし、もし、フィードバック信号の立上がり端縁が基準信号 の立上がり端縁をラグするなら、バイナリ１が位相検出器１０のＱ出力に転送さ れる。

位相検出器１０のＱ′出力は代替的にライン１４にリード／ラグ信号を与えても よ（、その場合バイナリ１７！ｉ（リードするサンプルに対して与えられ、バイ ナリ０がラグするサンプルに対して与えられる。デジタル位相検出器１ｏは位相 エラーの大きさを与えるのではなく、そのリード／ラグの極性のみを与えるのが 認識される。

ライン１４のリード／ラグエラー信号はマイクロプロセッサ１５に与えられ、こ れは説明する態様でルーブロック制御およびループフィルタ処理の機能を行なう 。マイクロプロセッサ１５は好ましくはモトローラ６８ＨＣＯ５によって実現さ れる。マイクロプロセッサ１５はループが使用される通信システムからライン１ ６に中断信号を受取って、システムがいつ新しい基準ソースクロックにスイッチ したかを示す。マイクロプロセッサ１５は分割器チェイン１３から２００Ｈｚフ イ一ドバツク信号を受取り、ライン１４のリード／ラグデータの入力を制御する だけでなく、いっ予め定められた数のり−ド／ラグサンプルが受取られたかをマ イクロプロセッサ１５に知らせる。マイクロプロセッサ１５は説明する理由のた めに、ライン１７に瞬時周期能動信号およびバス１８で並列のデジタル周波数制 御信号を与える。

マイクロプロセッサ１５は入力／出力（Ｉ　１０）セクション２０を含み、ライ ン１４にリード／ラグエラー信号、ライン１６に新しいソース信号、および分割 器チェイン１３からフィードバック信号を受取る。マイクロプロセッサ１５のＩ １０セクション２０は、ライン１７に瞬時同期能動信号とバス１８に周波数制御 信号を出力するのにインタフェースする。マイクロプロセッサ１５は周波数制御 信号をバス１８に与えるために出力レジスタ２１を含む。マイクロプロセッサ１ ５に含まれるのはリード／ラグ記憶２２であり、ライン１４に与えられるリード ／ラグデータの予め定められた数のサンプルをストアする。マイクロプロセッサ １５は広帯域モード制御セクション２３も含み、説明する態様で広帯域トラッキ ングモードにおいて位相ロックループを制御する。さらにマイクロプロセッサ１ ５に含まれるのは狭い帯域モード制御セクション２４であり、説明する態様で、 狭い帯域トラッキングモードでループを制御する。周波数推定セクション２５が マイクロプロセッサ２５に含まれて、説明する態様で発明の動作に従って新しく 受取られた入力基準ソースの周波数推定を与える。マイクロプロセッサ１５は従 来的に演算および論理ユニット２６を含んで、本発明を実現するのに必要な演算 および論理動作を行なう。制御セクション２７は説明する態様で本発明に従って 動作するのに行なう種々の動作を時間状めおよび制御するために含まれる。コン ポーネント２０ないし２７はその間の相互通信のためにバス２８によって相互接 続される。

バス１８のデジタル周波数制御信号はデジタル−アナログ変換器３０に与えられ て、ライン１８のデジタル信号に対応してライン３１にアナログ周波数制御電圧 を与える。

ライン３１のアナログ電圧は、電圧制御された発振器（ＶＣＯ）として実現され る電圧−周波数変換器３２の入力に与えられる。ＶＣＯ３２はライン１２に出力 クロックを与える。前述のように、ライン１２の出力クロックは分割器チェイン １３を通ってフィードバック信号を位相検出器１０に与える。マイクロプロセッ サ１５の出力レジスタ２１に置かれるデジタル数字はＶＣＯ３２の周波数を制御 するのは理解される。ライン１２の出力周波数はライン３１の入力電圧の線形関 数である。ＶＣＯ３２の中央周波数は、位相ロックループが使用される通信シス テムの公称クロック周波数（Ｆｏ　）として選択される。したがって、ライン１ ２の出力周波数は、ライン３１の入力電圧を増大または減少させることによって 、ＦＯに関して増大または減少される。

本発明のＰＬＬは分割器チェイン１３を０にリセットするために使われる瞬時同 期回路３３を含む。分割器チェイン１３は、ライン１６の信号がマイクロプロセ ッサ１５にシステムが新しいクロックソースにスイッチしたことを知らせた後で 、分割器チェイン１１からの基準クロックの最初に起こった立下がり端縁によっ てリセットされる。したがって、瞬時同期回路３３は分割器チェイン１１からの 基準クロックを受取るように結合され、マイクロプロセッサ１５からのライン１ ７の信号によって分割器チェイン１３をリセットするように能動化される。瞬時 同期回路３３は単安定マルチバイブレータによって都合よく実現される。

したがって、新しいクロックソースがシステムにスイッチされるとすぐに、分割 器チェイン１３はリセットされて、位相検出器１０へのフィードバック信号は位 相検出器１０への基準信号と位相合わせするように整列される。フィードバック および基準信号の立下がり端縁は適時にソースクロックがスイッチされるとすぐ に整列される。

位相ロックループに関して一般に、ループの帯域幅が広ければ広いほど、ロック アツプ時間は早くなるが、ジッタ減衰は少なくなることが理解されている。ルー プの帯域幅は位相ロックループがロックすることができる周波数オフセットの大 きさである。位相ロックループのサンプリング周波数は、リード／ラグ情報を更 新するために出力周波数が基準周波数に比較される速度である。サンプリング周 波数が高ければ高いほど、帯域幅は広くなる。上記で例示される位相ロックルー プでは、サンプリング周波数は２００Ｈｚであり、入力基準クロックの帯域幅は ±５０ＰＰＭである。

本発明に従って、新しい基準クロックソースが導入されるとき、ライン１６に信 号が与えられて、新しいクロックソースが導入されたことをマイクロプロセッサ １５に知らせる。マイクロプロセッサ１５はライン１７経由で瞬時同期回路３３ を能動化する。ライン１６は、新しい外部システムクロックが導入されたかまた は新しい内部ノードクロックがラインに置かれると、能動化される。ライン１７ の能動信号に応答して、瞬時同期回路３３は分割器チェイン１１からの２００Ｈ ｚ基準の次に起こる立下がり端縁と同期して分割器チェイン１３をリセットする 。したがって、２００Ｈｚ基準クロツクおよび２００Ｈｚフイードバツククロツ クはすぐに同期化されて理想的位相ロック開始点を与え、そこから２つの信号の 位相はトラッキングの目的のために互いに関して比較される。システム設計のた めに、入力および出力クロック周波数は最大±５０ＰＰＭで互いに異なるかもし れないのは理解される。

瞬時同期処理の後、入力基準クロックの広帯域トラッキングおよび入力基準周波 数の推定を含む速いロッキングモードに入る。２００Ｈｚフイ一ドバツク信号の 制御の下に、マイクロプロセッサ１５はフィードバック信号の立上がり端縁で、 位相検出器１０の出力をサンプリングする。こうして、前述のように、ライン１ ４のリード／ラグエラー信号はこの発明の望ましい実施例において２００Ｈｚ速 度でサンプリングされる。広帯域トラッキングモードでは、コンポーネント２１ ．２３．２６および２７は出力レジスタ２１にストアされる数字を増加または減 少させるように協働して、ライン１２の出力クロックの周波数を５０ＰＰＭによ ってそれぞれ増加または減少させる。フィードバック信号がサンプリング時で基 準信号をラグしているのなら、ライン１２の出力周波数は５０ＰＰＭで増加され る。もしフィードバック信号がサンプリング時で基準信号をリードしているのな ら、ライン１２の出力クロックの周波数は５０ＰＰＭで減少される。したがって 、位相ロックループの帯域幅は、ループによってトラックされる入力基準クロッ クの最大帯域幅よりも決して大きくならないことが理解される。これはロック工 程の間最小のＰＬＬ出カシツタを与え、ＰＬＬが使用される通信システムまたは ネットワークにおけるアンダフローまたはオーバフローエラーを引き起こすクロ ックずれの量を減する。これは、高速ロッキング時間を得るために不必要な大き い帯域幅で始まって結果として大きいアンダフローまたはオーバフローエラーを 発生する従来のＰＬＬ設計と異なる。

広帯域トラッキングモードの間、リード／ラグサンプルはリード／ラグ記憶２２ にストアされる。予め定められた数のサンプルが入力周波数推定のためにストア されている。

好ましい実施例では、入力クロックは１秒間トラックされ、２００リード／ラグ サンプル（基準２００Ｈｚクロツクがライン１２のＶＣＯ出力周波数に関してリ ードまたはラグしている回数）を累積する。前述のように、広帯域ロッキング範 囲（帯域幅）は±５０ＰＰＭである。こうして、デジタル位相検出器１０によっ て与えられるリード／ラグ情報はメモリ２２にストアされ、ＰＬＬは最小の必要 な帯域幅を使用してロックされたままとなる。

メモリ２２に予め定められた数のり−ド／ラグサンプルを累積した後、コンポー ネント２１．２２．２５．２６および２７はメモリ２２にストアされているリー ド／ラグ情報を使って、入力クロック周波数の正確な統計的推定を発生する。周 波数推定セクシ目ン２５は統計的平均法を使用する。この発明の好ましい実施例 において、以下の等式が使用される： Ｆ　（ＲＥＦ）−［（リードの数−ラグの数）／サンプルの数］　＊ＢＷ　（Ｐ ＰＭ）十公称周波数（Ｆｏ　）ここで、 Ｆ　（ＲＥＦ）−推定基準周波数 リードの数−ストアされたリードサンプルの数ラグの数−ストアされたラグサン プルの数サンプルの数−好ましい実施例では２００ＢＷ　（ＰＰＭ）−ＰＰＭに おける帯域幅（例示実施例では５０ＰＰＭ） 公称周波数（ＦＯ）−例示実施例では１ＭＨｚ正確な入力基準周波数の推定の後 、ＶＣＯ３２は出力レジスタ２１を適当にセットすることによってこの周波数を 与えるように制御される。次にＰＬＬはマイクロプロセッサ１５の制御セクショ ン２７によって制御されて、コンポーネント２１．２４．２６および２７によっ て実現される狭い帯域トラッキングモードに入る。狭い帯域トラッキングモード では、今は正確な公称周波数を表わす出力レジスタ２１における数字は、位相検 出器１０からの各リード／ラグサンプルに応答して、たとえば、±２ＰＰＭのよ うな狭い許容差によってライン１２のｖＣｏ出力周波数を増加または減少するよ うな量で、増分または減分される。狭い帯域モードの帯域幅はループの安定基準 内において任意に狭くてもよい。ラグサンプルに応答して、ライン１２の出力周 波数は２ＰＰＭで増加され、リードサンプルに応答して、出力周波数は２ＰＰＭ によって減少される。ＰＬＬは、ライン１６の信号が新しい基準クロックの導入 を示すまで狭い帯域トラッキングモードのままである。

周波数推定および狭い帯域モードは単一のステップ工程を与え、そこでＰＬＬは ロックが外れることなく最大入カシツタ減衰のために狭い出力帯域幅モードに入 る。これは入力基準クロックが導入されてからＰＬＬが狭い帯域幅モードに入る までの時間の非常に早いロッキング時間を与える。これは狭い帯域幅モードに入 るのに収斂工程が使用される従来の技術と異なる。先行技術の遅い収斂工程はロ ッキング工程の間不十分なジッタ減衰を与え、クロックのずれによる伝送エラー をもたらす。

従来のアナログＰＬＬでは、位相検出器のリード／ラグ出力に応答する積分器は ＶＣＯに対する制御電圧を与える。

積分器は当該技術においてよく知られているような態様でループ低域フィルタと しても機能する。本発明のデジタル位相ロックループの動作の前述の説明から、 マイクロプロセッサ１５はループフィルタとして機能することは理解される。上 記で説明した動作は事実上擬似高周波数ノイズコンポーネントのフィルタ処理を 与える。

第２図を参照すると、第１図のＰＬＬの位相サンプリングおよび補正処理が、基 準およびフィードバッククロック信号に関して示される。示されるように、新し い基準クロックがＰＬＬに導入されると、マイクロプロセッサ１５は瞬時同期回 路３３を活性化し、その立下がり端縁で基準およびフィードバッククロックを整 列させる。その後、補正は、フィードバッククロックの位相が基準クロックに対 してリードまたはラグしているかに従って行なわれる。フィードバックがラグし ていると、ｖｃｏ周波数は増加される。

フィードバックがリードしていると、ｖｃｏ周波数は減少される。ジッタは、２ つのクロック端縁は決して正確に整列されることができないので、修正処理によ って出力クロックに発生される。出カシツタは発生されたもしくは固有のジッタ または位相ノイズと呼ばれる。

第３図を参照すると、本発明の速いロッキング技術を使用する位相ロックループ のステップ応答が示される。「１」に対するループのロック動作範囲は０．９か ら１．１である。斜線のある領域Ｂは最大の位相エラーまたはクロックずれを示 す。ループは瞬時同期の時点でロックされる。点Ａで、高速ロック周波数推定値 および狭い帯域トラッキングが最大ジッタ減衰に対して確立される。最大の位相 エラーは従来の技術より著しく小さく、ロックアツプの際の出カシツタは著しく 小さい。より速いロッキング時間も与えられる。

本発明のＰＬＬは入力基準クロックのトラッキングを瞬時に始める。基準クロッ クがＰＬＬに導入されるとすぐに、ＰＬＬはそれにロックされ、その後周波数の オフセットなしで完全にトラックされる。通信システムでは、これはネットワー クノード間で最小の周波数オフセットをもたらす。

本発明の高速ロッキング技術は、入力ジッダをフィルタ処理しながら最適の態様 で入力基準クロックに収斂する。入カシツタは最適時間でどのようなレベルにも 減することができる。従来のＰＬＬ技術では、長いロックアツプ時間によって大 きい周波数オフセットが見られる。本発明では周波数オフセットはない。従来の ＰＬＬ技術では、ロックアツプ時間が減じられるのなら、ロックアツプの量大量 の出カシツタが発生するかもしれない。本発明では、出カシツタはループトラッ キング要件に合うように最小化される。

従来の位相ロックループ技術では、望ましいジッタ減衰とロックアツプ時間の存 続期間の間に指数的関係がある。本発明では、ＰＬＬは迅速に狭い帯域モードに 入り、そこでは出カシツタ減衰は直線の関数である。

この発明は通信システムでの使用に関して説明されたが、この発明が与える利点 のためにＰＬＬを必要とする他の環境でも使用できるのは理解される。

この発明はその好ましい実施例で説明されたが、使用された言葉は制限よりむし ろ説明のための言葉であり、そのより広い局面において、この発明の真の範囲お よび精神から逸脱することなく添付の請求の範囲の範囲内において変更を行なう ことができるのは理解される。

国際調査報告 国際調査報告 ＵＳ　８９０２５三２ ＳＡ　　　　２９４６０

Claims (19)

【特許請求の範囲】
1. １．入力基準信号にロックするための位相ロックループ装置であって、 制御可能に可変の周波数を有する出力信号のソースを含み、前記ソースは周波数 制御信号に応答して前記周波数を制御し、さらに 前記出力信号に応答し、フィードバック信号を与えるように前記出力信号を周波 数分割するための周波数分割器手段と、 前記入力基準信号に応答し、前記入力基準信号の予め定められた位相に従って、 前記周波数分割器手段を予め定められた状態にセットするための同期化手段と、 前記入力基準信号および前記フィードバック信号に応答し、前記フィードバック 信号が前記入力基準信号に対して位相リードまたは位相ラグしているかを表わす エラー信号を与えるための位相検出器手段と、 前記エラー信号に応答し、前記フィードバック信号の周波数が前記入力基準信号 の周波数に近づくように、前記エラー信号に従って前記周波数制御信号を調整す るためのトラッキング手段と、 前記エラー信号の予め定められた数のサンプルをストアするための記憶手段と、 前記フィードバック信号の周波数が前記入力基準信号の周波数と等しくなるよう に、前記ストアされたサンプルに応答し、前記入力基準信号の周波数に関係して それに従って周波数を計算し、前記周波数制御信号を計算された周波数に従って 調整するための推定手段とを含む、位相ロックループ装置。
2. ２．前記出力信号のソースが電圧制御された発振器を含む、請求項１に記載の装 置。
3. ３．前記周波数分割器手段がデジタル周波数分割器を含む、請求項１に記載の装 置。
4. ４．前記同期化手段は、前記フィードバック信号の立下がり端縁が前記入力基準 信号の前記立下がり端縁と同期して起こるように、前記入力基準信号の立下がり 端縁と同期化して、前記デジタル周波数分割器を０にリセットするための手段を 含む、請求項３に記載の装置。
5. ５．新しいソースクロックにスイッチしたことを表わす中断信号を受取るための 手段をさらに含み、前記同期化手段は前記中断信号に応答して、前記中断信号を 受取った上で前記同期化手段を能動化するための手段をさらに含む、請求項４に 記載の装置。
6. ６．入力クロック信号に応答し、前記入力基準信号を与えるように前記入力クロ ック信号を周波数分割するためのさらなる周波数分割器手段を含む、請求項５に 記載の装置。
7. ７．前記装置は、前記入力クロック信号の帯域幅より大きくない帯域幅で、前記 入力クロック信号をトラックするように構成および配列される、請求項６に記載 の装置。
8. ８．前記位相検出器手段は、前記フィードバック信号が前記入力基準信号に対し て位相リードまたは位相ラグしているかを表わす２進エラー信号を与えるための デジタル位相検出器を含む、請求項７に記載の装置。
9. ９．前記デジタル位相検出器は、前記フィードバック信号および入力基準信号の 一方がその入力であり、前記フィードバック信号および入力基準信号の他方によ ってクロック動作されるフリップフロップを含む、請求項８に記載の装置。
10. １０．前記トラッキング手段は、前記２進エラー信号をサンプリングするための 手段を含み、それによって前記エラー信号の前記サンプルを与える、請求項８に 記載の装置。
11. １１．前記トラッキング手段は、前記フィードバック信号に応答し、それに従っ て前記２進エラー信号をサンプリングするための手段を含み、それによって前記 エラー信号の前記サンプルを与える、請求項８に記載の装置。
12. １２．前記トラッキング手段は、 前記エラー信号の各サンプルに応答して、前記周波数制御信号を調整するための 広帯域トラッキング手段を含み、前記出力信号の前記周波数は、前記入力クロッ ク信号の前記帯域幅と同量の周波数変化量によって変えられ、さらに前記エラー 信号の各サンプルに応答して前記周波数制御信号を調整するための狭い帯域トラ ッキング手段を含み、前記出力信号の周波数は前記広帯域トラッキング手段の前 記周波数変化量より実質的に少ない量によって修正される、請求項１０に記載の 装置。
13. １３．前記中断信号を受取ると前記広帯域トラッキング手段を能動化し、および 前記推定手段が前記計算された周波数に従って前記周波数制御信号を調整すると きに、前記狭い帯域トラッキング手段を能動化するための制御手段を含む、請求 項１２に記載の装置。
14. １４．前記推定手段は、前記入力クロック信号の周波数を前記エラー信号の前記 予め定められたサンプルの数に従って計算し、および前記周波数制御信号を計算 された周波数に従って調整するための手段を含み、前記出力信号の周波数が前記 入力クロック信号の周波数と等しくなるような、請求項１０に記載の装置。
15. １５．前記推定手段は、前記位相リードサンプルの数と前記位相ラグサンプルの 数の間の差に従って、前記周波数を計算するための手段を含む、請求項１４に記 載の装置。
16. １６．前記推定手段は、前記位相リードサンプルの数と前記位相ラグサンプルの 数との差を、前記予め定められたサンプルの数で分割した値に従って、前記周波 数を計算するための手段を含む、請求項１５に記載の装置。
17. １７．前記推定手段は、 Ｆ（ＲＥＦ）−［（リードの数−ラグの数）／サンプルの数〕＊ＢＷ（ＰＰＭ） ＋公称周波数（Ｆｏ）ここで、 Ｆ（ＲＥＦ）−推定基準周波数 リードの数−ストアされたリードサンプルの数ラグの数−ストアされたラグサン プルの数サンプルの数−予め定められたサンプルの数ＢＷ（ＰＰＭ）−ＰＰＭに おける帯域幅（前記広帯域トラッキング手段の前記周波数変化量） 公称周波数（Ｆｏ）−前記入力クロック信号の公称周波数 に従って前記周波数を計算するための手段を含む、請求項１６に記載の装置。
18. １８．前記トラッキング手段、前記記憶手段、および前記推定手段は、前記周波 数制御信号を調整するためのデジタル信号を与えるために、マイクロプロセッサ によって実現される、請求項２に記載の装置。
19. １９．前記マイクロプロセッサからの前記デジタル信号に応答して、前記周波数 制御信号を与えるためのデジタルーアナログ変換器をさらに含む、請求項１８に 記載の装置。