JP2581765B2 - タイミング再生回路 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 ディジタル伝送装置の線路等化器の出力からタイミン
グ抽出を行って再生クロック制御回路を制御するタイミ
ング再生回路に関し、 インパルス応答の演算結果を用いて再生クロックの制
御を行う場合の演算精度を軽減することを目的とし、 該線路等化器の出力から振幅サンプル値の検出及び受
信データシンボルの識別を行うサンプル・識別回路と、
そのサンプル・識別結果から該線路等化器の出力のイン
パルス応答のピーク値ｈ（０）を推定するインパルス応
答演算回路と、該推定ピーク値ｈ（０）と、１より小さ
いピーク値閾値ｈ（０）_thとを比較しその比較結果を位
相制御信号として該再生クロック制御回路に与える比較
器と、位相制御量発生回路と、を備え、該再生クロック
制御回路が該位相制御信号を受けて自己の分周比を加減
することにより再生クロックの位相が該閾値とインパル
ス応答波形との交点に近づくように位相制御を行い、該
位相制御量発生回路が、該位相制御信号を該再生クロッ
クによりその極性に応じて積算し、該積算値が所定の上
限値又は下限値に達したとき、その積算値の極性に対応
した位相制御量を発生して該再生クロック制御回路に与
える。

〔産業上の利用分野〕

本発明は、タイミング再生会路に関し、特にディジタ
ル伝送装置の線路等化器の出力からタイミング抽出を行
って再生クロック制御回路を制御するタイミング再生回
路に関するものである。

ディジタル伝送装置の線路等化器から出力される受信
信号自身から受信信号の識別基準を与えるタイミングを
抽出するタイミング再生回路においてはLSI化し小型化
することが要望されている。

〔従来の技術〕

第５図には、従来から用いられているタイミング再生
回路の一例がブロック図で示されており、伝送路の特性
により劣化した受信信号は、線路等化器11により波形整
形され、スライサ12で或る一定閾値によりスライスさ
れ、タンク回路13に入力される。タンク回路13では受信
信号の周波数成分を抽出し、更にPLL（位相同期ルー
プ）回路14により再生クロックを発生する。

このようなタイミング再生回路は、タンク回路13にイ
ンダクタンス及びコンデンサから成るメカニカル・フィ
ルタ等が使用されているため、LSI化が阻まれている。

そこで、第６図に示すようにタンク回路を使用せず
に、線路等化器の出力波形振幅からサンプル回路20aで
サンプル値を検出し、識別回路20bで受信データシンボ
ルを識別して線路等化器の出力のインパルス応答ｈ
（１）（これは、第７図に示すように理想的にはインパ
ルス応答が０となるところでポストカーソルと称され
る）をインパルス応答演算部21で演算し、インパルス応
答ｈ（１）が正であるか負であるかを比較器22で比較
し、この比較結果に応じてPLL回路部23（マスタクロッ
ク発生器としての源発振器23aと制御回路23bとで構成さ
れる）で再生クロックの位相制御を行う方式が既に提案
されている（Mueller等の文献、“Timing Recovery in
Digital Synchronous Data Receivers"を参照）。これ
によって、回路21及び22はLSI化を図ることができるよ
うになった。

尚、第６図中のインパルス応答演算部21は、X_nと、こ
のX_nに対して一定期間Ｔ（シンボル間隔）だけ遅延させ
たX_n-1にk_n、k_n-1をそれぞれ掛け合わせたものを足し合
わせ、更にX_n-1に対しＴだけ遅延させたX_n-2にk_n-2を掛
け合わせたものを引く演算を行って、インパルス応答ｈ
（１）を求めるものである。このため、シフトレジスタ
のような遅延回路211、212、213、214、重み関数演算回
路215、乗算回路216、217、218、加減回路219を有して
いる。ここで、k_n、k_n-1、k_n-2は重み係数で、識別回路
20bからの受信データシンボルa_n、a_n-1、a_n-2より決定
され、X_n、X_n-1、X_n-2はサンプル回路20aからのサンプ
ル値である。

〔発明が解決しようとする課題〕

このような第６図に示した従来例では、第７図に示す
インパルス応答のピーク値ｈ（０）から１タイムスロッ
ト（データシンボル）Ｔ後の振幅値ｈ（１）が０になる
ことを前提にして、再生クロックの位相制御を行ってい
るので、実際の線路等化器のインパルス応答ｈ（１）が
０にならない場合は、位相誤差が生ずるという問題点が
あった。

このため、本出願人は特願昭63−66387号において、
インパルス応答のピークを一周期前のピーク値と比較し
て再生クロックの位相制御を行う方式を開示したが、こ
の場合には、比較する両者が共に演算値であるため、充
分な演算精度を必要としていた。

従って、本発明は、ディジタル伝送装置の線路等化器
の出力からタイミング抽出を行って再生クロック制御回
路を制御するタイミング再生回路において、インパルス
応答の演算結果を用いて再生クロックの制御を行う場合
の演算精度を軽減することを目的とする。

〔課題を解決するための手段〕

上記の目的を達成するため、本発明に係るタイミング
再生回路では、第１図に原理的に示すように、線路等化
器１の出力から振幅サンプル値の検出及び受信データシ
ンボルの識別を行うサンプル・識別回路２と、そのサン
プル・識別結果から該線路等化器１の出力のインパルス
応答のピーク値ｈ（０）を推定するインパルス応答演算
回路３と、該推定ピーク値ｈ（０）と、該インパルス応
答の最適位相のピーク値より低い正の閾値ｈ（０）_thと
を比較しその比較結果を位相制御信号として該再生クロ
ック制御回路５に与える比較器４と、位相制御量発生回
路７と、を備え、該再生クロック制御回路５が該位相制
御信号を受けて自己の分周比を加減することにより再生
クロックの位相が該閾値とインパルス応答波形との交点
に近づくように位相制御を行い、該位相制御量発生回路
７が、該位相制御信号を該再生クロックによりその極性
に応じて積算し、該積算値が所定の上限値又下限値に達
したとき、その積算値の極性に対応した位相制御量を発
生して該再生クロック制御回路５に与えることを特徴と
している。

更に、本発明では、初期引込の終了時に、該再生クロ
ックを進ませるか又は遅らせるための初期位相を発生す
る初期位相発生回路６を設けることもできる。

〔作用〕

第１図に示した本発明のタイミング再生回路では、線
路等化器１の出力からサンプル・識別回路２が振幅サン
プル値の検出及び受信データシンボルの識別を行ってイ
ンパルス応答演算回路３に与える。インパルス応答演算
回路３では、そのサンプル・識別結果から線路等化器１
の出力のインパルス応答のピーク値ｈ（０）を推定す
る。

ピーク値ｈ（０）を推定する時のサンプリング位相は
送信側−受信側間のクロック周波数誤差により理想的な
最適位相（第２図（ａ）の“0"位置）からずれているの
が通常であり、この推定されたピーク値ｈ（０）は、比
較器４において、インパルス応答の最適位相におけるピ
ーク値である“1"より小さい正の閾値h_thと比較され
る。この比較の結果は位相制御信号として比較器４から
出力され、再生クロック制御回路５に与えられて再生ク
ロックの位相を制御する。

従って、第２図（ａ）に示すように、ｈ（０）＞h_th
のときは最適位相“0"から遠ざかる方向に位相制御さ
れ、ｈ（０）＜h_thのときは最適位相“0"に近づくよう
に位相制御される。

この場合にh_thを“1"に近づければ近づける程、サン
プリング位相を最適位相に近づけることができる。

このようにして、演算値ｈ（０）と固定値h_thとを比
較することにより、従来例のように演算結果同士を比較
する場合に比べて、雑音、演算誤差等による比較判定誤
りによるジッタの増大を防いだタイミング再生を行うこ
とができる。

上記の場合には、第２図（ａ）で言えば、プリカーソ
ル側又はポストカーソル側いずれで制御が収束するかは
不明であり、等化波形によっては反対の側に収束して欲
しい場合が生ずる。

そこで、本発明では更に、好ましい態様としてプリ／
ポスト／カーソルの収束側を制御するため、まず、初期
引込の終了時に、初期位相発生部６が再生クロック制御
回路５に再生クロックを進ませるか（第２図（ａ）の場
合）又は遅らせるための初期位相αを与えておく。

この後、上記のようにインパルス応答のピーク値ｈ
（０）を推定し、比較器４から出力される位相制御信号
を位相制御量発生回路７で積算し、この積算値が所定の
上限値又は下限値に達したとき、その積算値の極性に応
じて位相を制御するための位相制御量（第２図（ａ）の
Δ）を発生して再生クロック制御回路５に与え、再生ク
ロックの位相を制御する。

このように位相制御の方向（収束側）を予め定めてお
くことにより、線路等化器１の出力波形が第２図（ｂ）
に示すような一般的なｆ等化波形である場合には、受信
シンボルが−Ｔの位相の時のプリカーソルｈ（−１）よ
り以前（左）ではインパルス応答値が“0"になるので、
初期位相αだけ進めておき、第２図（ａ）の例のように
サンプリング位相がプリカーソル側で収束すると、プリ
カーソルの影響を考慮しなくて済み、インパルス応答演
算回路３のハードウェアが簡単なものとなる。

尚、これは、ポストカーソルについても全く同様に考
えることができ、この場合には、初期位相αは遅らせる
方向に取られることになる。

〔実 施 例〕

第３図は、第１図に示した本発明のタイミング再生回
路の一実施例を示しており、この実施例では、サンプル
・識別回路２としてA/D変換器を用い、インパルス応答
演算回路３の重み関数としてインパルス応答のピーク値
ｈ（０）以外の影響を排除するように受信データシンボ
ルから演算された重み関数W_nを用いている。また、比較
器４の出力は、ｈ（０）＞h_thのときを＋１とし、ｈ
（０）＜h_thのときを−１として再生クロック制御回路
（PLL回路）５を構成する制御回路52の分周比設定部
（第４図参照）に送られる。尚、インパルス応答演算回
路３及び比較器４は再生クロックが発生される度にリセ
ットが掛けられる。

動作において、線路等化器１の出力からA/D変換器２
で、サンプリング点における等化出力波形のサンプル値
X_n,X_n-1,X_n-2が得られ、また、受信データシンボルa_n,a
_n-1,a_n-2が決定される。受信データシンボルa_n,a_n-1,a
_n-2は重み関数演算回路215で重み関数W_n,W_n-1,W_n-2にそ
れぞれ変換されてテサンプル値X_n,X_n-1,X_n-2と乗算され
加算器219で図示の極性により加算されることにより、
インパルス応答の推定ピーク値ｈ（０）が出力されて比
較器４に送られる。

比較器４では、インパルス応答の最適位相のピーク値
が１であるので、これより低い閾値h_thを第２図（ａ）
に示したように設定する。

従って、この閾値h_thを推定ピーク値ｈ（０）が越え
ているときには＋１の出力を発生し、反対のときは−１
の出力を発生する。

これを受けた制御回路52では、＋１のとき、位相を進
ませるように分周比を減じて再生クロックの周波数を高
くし、−１のとき位相を遅らせるように分周比を大きく
して再生クロックの周波数を低くするように制御する。

このようにして、第２図（ａ）に示すように、閾値h
_thとインパルス応答波形との交点に近づくように位相制
御が行われるので、閾値h_thを“1"に近づけることによ
り推定ピーク値ｈ（０）のタイミング再生位相を最適位
相に近づけることができる。

第４図は、かかる位相制御方向を実現するための本発
明に係るタイミング再生回路の別の実施例を示したもの
で、この実施例は、比較器４と制御回路52との間に位相
制御量発生回路７を設けたもので、位相制御量発生回路
７は、比較器４の出力を受けるアップ・ダウンカウンタ
71と、外部からの与えられる所定の時定数（例えば
“5"）とカウンタ71のカウント値とを比較する比較器72
と、カウンタ71をリセットするためのオアゲート73とで
構成されており、再生クロック制御回路５は、比較器72
及びカウンタ71からの進み、遅れ信号を受けるカウンタ
構成の分周比設定部51と、マスタクロック源51の出力ク
ロックをカウントするカウタ523と、分周比設定部521と
カウンタ523のマスタクロックのカウント値（パルス
数）同士を比較して再生クロックを出力する比較器522
とで構成されている。この再生クロックはカウンタ71の
クロックとなるとともにカウンタ523のリセット信号と
も成る。

また、初期位相発生回路６は分周比設定部521に初期
位相αを与えるように接続されている。

動作においては、まず例えば電源投入から一定時間後
に初期引込終了信号が分周比設定部521に与えられる
と、この初期位相発生部６から初期位相制御量が分周比
設定部521に取り込まれ、再生クロックをその初期位相
分α（例えば0.1タイムスロット）だけ進ませる。この
場合、位相を進ませるための制御量Δは正とする。

引き続いて、通常の如くインパルス応答の演算が行わ
れて比較器４にピーク値ｈ（０）の推定値が与えられ、
その閾値h_thと比較されるところまでは、第３図の実施
例と同じであるが、カウンタ71で比較器４の出力が積算
される。この場合、比較器４の出力が＋の間（ｈ（０）
＞h_th）は再生クロックによりカウンタ71はカウントア
ップし、−の間（ｈ（０）＜h_th）はカウントダウンし
て行く。

ここで、時定数“5"は比較器72において２倍にされて
10として与えられており、一方ではカウンタ71に直接与
えられてカウンタ71の初期値となっている。従って、ア
ップカウントのときは“5"からインクリメントして行
き、ダウンカウントのときは“5"からデクリメントして
行く。即ち、時定数によって比較器４の上限値又は下限
値が与えられたのと等価である。

このようにしてカウンタ71がインクリメントして“1
0"に達したときには、第２図（ａ）に示したように位相
をΔだけ進ませる信号を比較器72から分周設定部521に
与えて設定部521に設定された分周比からΔを減じて再
生クロックの周波数を上げ、他方、デクリメントして
“0"に達したときには、第２図（ａ）に示したような位
相をΔだけ遅らせる信号を比較器72から分周比設定部52
1を与え、同様にして再生クロックの周波数を下げる。
そして、これらの位相制御信号±Δが発生されたときに
オアゲート73によりカウンタ71はリセットされて再び時
定数“5"が初期設定される。

これにより、第２図に示したように、ｈ（０）はh_th
との関係で、マスタ側クロックとスレーブ側クロックの
周波数誤差方向に関係なく、常に一方向（この場合は、
プリカーソル側）でのタイミング収束が可能となる。

〔発明の効果〕

このように、本発明のタイミング再生回路によれば、
タンク回路を使用せずに、インパルス応答演算回路によ
るインパルス応答のピーク値を推定し、これと該インパ
ルス応答の最適位相のピーク値より低い閾値とを比較し
その比較結果によって再生クロックの位相制御を行うよ
うに構成したので、LSI化が可能となるとともに演算値
同士の比較によるジッタの増大を防止することができ
る。

また、初期引込後の初期位相を決めておき、上記の比
較結果を積算してその上限値又は下限値に達したとき、
所定の位相制御量を再生クロックに与えるようにすれ
ば、プリカーソル又はポストカーソル側での収束を行う
ことができ、特に等化出力波形がプリカーソル又はポス
トカーソル以降では“0"になるものの場合には、プリカ
ーソル又はポストカーソルの歪インパルス応答の影響を
除くような位相制御が可能となり、以て重み関数を簡略
化でき、ハードウェア量を削減することができる。

【図面の簡単な説明】

第１図は本発明に係るタイミング再生回路を原理的に示
すブロック図、 第２図は本発明に係るタイミング再生回路の動作を説明
するための図、 第３図及び第４図は本発明のタイミング再生回路の実施
例を示すブロック図、 第５図及び第６図は従来のタイミング再生回路を示した
ブロック図、 第７図はインパルス応答と再生クロックとの関係を示す
波形図、である。 第１図において、 １……線路等化器、 ２……サンプル・識別回路、 ３……インパルス応答演算回路、 ４……比較器、 ５……再生クロック制御回路、 ６……初期位相発生回路、 ７……位相制御量発生回路。 図中、同一符号は同一又は相当部分を示す。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】ディジタル伝送装置の線路等化器（１）の
   出力からタイミング抽出を行って再生クロック制御回路
   （５）を制御するタイミング再生回路において、 該線路等化器（１）の出力から振幅サンプル値の検出及
   び受信データシンボルの識別を行うサンプル・識別回路
   （２）と、 そのサンプル・識別結果から該線路等化器（１）の出力
   のインパルス応答のピーク値ｈ（０）を推定するインパ
   ルス応答演算回路（３）と、 該推定ピーク値ｈ（０）と、該インパルス応答の最適位
   相のピーク値より低い正の閾値ｈ（０）_thとを比較しそ
   の比較結果を位相制御信号として該再生クロック制御回
   路（５）に与える比較器（４）と、 位相制御量発生回路（７）と、を備え、該再生クロック
   制御回路（５）が該位相制御信号を受けて自己の分周比
   を加減することにより再生クロックの位相が該閾値とイ
   ンパルス応答波形との交点に近づくように位相制御を行
   い、該位相制御量発生回路（７）が、該位相制御信号を
   該再生クロックによりその極性に応じて積算し、該積算
   値が所定の上限値又下限値に達したとき、その積算値の
   極性に対応した位相制御量を発生して該再生クロック制
   御回路（５）に与えることを特徴とするタイミング再生
   回路。
2. 【請求項２】初期引込の終了時に、該再生クロックを進
   ませるか又は遅らせるための初期位相を発生する初期位
   相発生回路（６）を更に備えたことを特徴とする請求項
   １記載のタイミング再生回路。