JP2565085B2 - タイミング抽出回路 - Google Patents
タイミング抽出回路Info
- Publication number
- JP2565085B2 JP2565085B2 JP5141975A JP14197593A JP2565085B2 JP 2565085 B2 JP2565085 B2 JP 2565085B2 JP 5141975 A JP5141975 A JP 5141975A JP 14197593 A JP14197593 A JP 14197593A JP 2565085 B2 JP2565085 B2 JP 2565085B2
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- Japan
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- output
- pass filter
- timing extraction
- control circuit
- circuit
- Prior art date
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、タイミング抽出回路に
関し、特にペアメタリックケーブルを用いたエコーキャ
ンセラ方式デジタル加入者線伝送システムに適用される
タイミング抽出回路に関する。
関し、特にペアメタリックケーブルを用いたエコーキャ
ンセラ方式デジタル加入者線伝送システムに適用される
タイミング抽出回路に関する。
【０００２】
【従来の技術】デジタル加入者線伝送システムにおける
タイミング抽出回路は、受信信号からサンプリングクロ
ックを最適位相で抽出することを目的として用いられ
る。
タイミング抽出回路は、受信信号からサンプリングクロ
ックを最適位相で抽出することを目的として用いられ
る。
【０００３】図４は、デジタル加入者線伝送システムに
用いられるトランシーバ構成を示すブロック図である。
このトランシーバは、送信を行なう送信回路１２と、受
信を行なう受信回路９と、送受信信号を分離するハイブ
リッド回路８と、送信信号の回り込みであるエコーを抑
圧するエコーキャンセラ１０および減算器１４と、波形
等化を行なう波形等化回路１１と、判定点以降の符号間
干渉を除去する判定帰還型等化器６および減算器１５
と、判定値３および判定誤差４を算出する判定回路５
と、タイミング抽出回路１とにより構成され、対向する
トランシーバとの多値レベルでの信号のやりとりを行な
う。
用いられるトランシーバ構成を示すブロック図である。
このトランシーバは、送信を行なう送信回路１２と、受
信を行なう受信回路９と、送受信信号を分離するハイブ
リッド回路８と、送信信号の回り込みであるエコーを抑
圧するエコーキャンセラ１０および減算器１４と、波形
等化を行なう波形等化回路１１と、判定点以降の符号間
干渉を除去する判定帰還型等化器６および減算器１５
と、判定値３および判定誤差４を算出する判定回路５
と、タイミング抽出回路１とにより構成され、対向する
トランシーバとの多値レベルでの信号のやりとりを行な
う。
【０００４】また、図５，図６は、従来のタイミング抽
出回路の一例を示すブロック図である。ただし、図５
は、デジタル方式のタイミング抽出回路を示すブロック
図であり、図６はアナログ方式のタイミング抽出回路を
示すブロック図である。従来、タイミング抽出回路は、
一般的に位相比較器として、ボーレイトでのタイミング
抽出が可能なプリカーソルゼロクロス推定型位相比較器
を用いている（［１９７６年５月、アイ・イー・イー・
イー・トランゼクション・オン・コミュニケーション、
第ＣＯＭ−２４巻、第５号（ＩＥＥＥ ＴＲＡＮＳＡＣ
ＴＩＯＮＳ ＯＮＣＯＭＭＵＮＩＣＡＴＩＯＮＳ，ＶＯ
Ｌ．ＣＯＭ−２４，ＮＯ５，ＭＡＹ １９７６）参
照）。
出回路の一例を示すブロック図である。ただし、図５
は、デジタル方式のタイミング抽出回路を示すブロック
図であり、図６はアナログ方式のタイミング抽出回路を
示すブロック図である。従来、タイミング抽出回路は、
一般的に位相比較器として、ボーレイトでのタイミング
抽出が可能なプリカーソルゼロクロス推定型位相比較器
を用いている（［１９７６年５月、アイ・イー・イー・
イー・トランゼクション・オン・コミュニケーション、
第ＣＯＭ−２４巻、第５号（ＩＥＥＥ ＴＲＡＮＳＡＣ
ＴＩＯＮＳ ＯＮＣＯＭＭＵＮＩＣＡＴＩＯＮＳ，ＶＯ
Ｌ．ＣＯＭ−２４，ＮＯ５，ＭＡＹ １９７６）参
照）。
【０００５】図５のタイミング抽出回路は、判定値３と
判定誤差４を入力とするプリカーソルゼロクロス推定型
位相比較器１０１と、この位相比較器１０１の出力を入
力とするデジタルローパスフィルタ１０２と、デジタル
ローパスフィルタ１０２の出力を入力とする位相制御回
路２０１と、位相制御回路２０１の出力と発振器２０２
の出力とを入力とするプログラマブルカウンタ１０７と
により構成されている。
判定誤差４を入力とするプリカーソルゼロクロス推定型
位相比較器１０１と、この位相比較器１０１の出力を入
力とするデジタルローパスフィルタ１０２と、デジタル
ローパスフィルタ１０２の出力を入力とする位相制御回
路２０１と、位相制御回路２０１の出力と発振器２０２
の出力とを入力とするプログラマブルカウンタ１０７と
により構成されている。
【０００６】次に、図５のタイミング抽出回路の動作に
ついて説明する。位相比較器１０１は、判定値３および
判定誤差４とにより位相情報を生成する。この位相情報
は、デジタルローパスフィルタ１０２により帯域制限さ
れる。発振器２０２は、サンプリングクロックのＮ（Ｎ
は整数で、大きいほどサンプリング位相の微調が可能と
なる）倍の周波数を生成する。プログラマブルカウンタ
１０７は、発振器２０２の出力をＮ分周して、サンプリ
ングクロック２を生成する。位相制御回路２０１は、デ
ジタルローパスフィルタ１０２の出力が正であるならプ
ログラマブルカウンタ１０７のカウンタを進めること
で、サンプリング位相を進め、デジタルローパスフィル
タ１０２の出力が負ならプログラマブルカウンタ１０７
のカウンタを戻すことで、位相を遅らせる。
ついて説明する。位相比較器１０１は、判定値３および
判定誤差４とにより位相情報を生成する。この位相情報
は、デジタルローパスフィルタ１０２により帯域制限さ
れる。発振器２０２は、サンプリングクロックのＮ（Ｎ
は整数で、大きいほどサンプリング位相の微調が可能と
なる）倍の周波数を生成する。プログラマブルカウンタ
１０７は、発振器２０２の出力をＮ分周して、サンプリ
ングクロック２を生成する。位相制御回路２０１は、デ
ジタルローパスフィルタ１０２の出力が正であるならプ
ログラマブルカウンタ１０７のカウンタを進めること
で、サンプリング位相を進め、デジタルローパスフィル
タ１０２の出力が負ならプログラマブルカウンタ１０７
のカウンタを戻すことで、位相を遅らせる。
【０００７】図６のタイミング抽出回路は、判定値３と
判定誤差４を入力とするプリカーソルゼロクロス推定型
位相比較器１０１と、この位相比較器１０１の出力を入
力とするデジタルローパスフィルタ１０２と、デジタル
ローパスフィルタ１０２の出力を入力とするＤ／Ａ変換
器１０４と、Ｄ／Ａ変換器１０４の出力を入力とするア
ナログローパスフィルタ１０５と、アナログローパスフ
ィルタ１０５の出力を入力とする電圧制御発振器１０６
と、電圧制御発振器１０６の出力を入力とする分周回路
２０３とにより構成されている。
判定誤差４を入力とするプリカーソルゼロクロス推定型
位相比較器１０１と、この位相比較器１０１の出力を入
力とするデジタルローパスフィルタ１０２と、デジタル
ローパスフィルタ１０２の出力を入力とするＤ／Ａ変換
器１０４と、Ｄ／Ａ変換器１０４の出力を入力とするア
ナログローパスフィルタ１０５と、アナログローパスフ
ィルタ１０５の出力を入力とする電圧制御発振器１０６
と、電圧制御発振器１０６の出力を入力とする分周回路
２０３とにより構成されている。
【０００８】次に、図６のタイミング抽出回路の動作に
ついて説明する。アナログ方式と同様に生成されたデジ
タルローパスフィルタ１０２の出力は、Ｄ／Ａ変換器１
０４によりアナログ値に変換される。Ｄ／Ａ変換器１０
４の出力は、アナログローパスフィルタ１０５により帯
域制限され、電圧制御発振器１０６の制御電圧となる。
デジタル方式と同様に、電圧制御発振器１０６の自走発
振周波数はサンプリングクロック２のＮ倍になり、分周
回路２０３によりＮ分周されサンプリングクロック２と
なる（ただし、Ｎはタイミング抽出器の特性を左右しな
い）。
ついて説明する。アナログ方式と同様に生成されたデジ
タルローパスフィルタ１０２の出力は、Ｄ／Ａ変換器１
０４によりアナログ値に変換される。Ｄ／Ａ変換器１０
４の出力は、アナログローパスフィルタ１０５により帯
域制限され、電圧制御発振器１０６の制御電圧となる。
デジタル方式と同様に、電圧制御発振器１０６の自走発
振周波数はサンプリングクロック２のＮ倍になり、分周
回路２０３によりＮ分周されサンプリングクロック２と
なる（ただし、Ｎはタイミング抽出器の特性を左右しな
い）。
【０００９】
【発明が解決しようとする課題】これらの従来のタイミ
ング抽出回路では、以下に述べる問題点があった。
ング抽出回路では、以下に述べる問題点があった。
【００１０】デジタル方式では、位相ジャンプ時にエコ
ーキャンセラの推定波形にずれが生じ、一次的にエコー
抑圧量が劣化し、このための補正回路が必要になる。こ
の解決策として、発振周波数とサンプリング周波数の分
周比を大きくとって、位相ジャンプ幅を小さくするとい
う方法があるが、この方法では伝送速度が速いシステム
になるほど実現が困難という問題がある。
ーキャンセラの推定波形にずれが生じ、一次的にエコー
抑圧量が劣化し、このための補正回路が必要になる。こ
の解決策として、発振周波数とサンプリング周波数の分
周比を大きくとって、位相ジャンプ幅を小さくするとい
う方法があるが、この方法では伝送速度が速いシステム
になるほど実現が困難という問題がある。
【００１１】また、アナログ方式では、位相引き込み後
の系の安定は、電圧制御発振器の可変周波数幅の小さい
ほうがよいが、可変周波数幅を小さくすると位相引き込
み時間が長期化するという問題がある。
の系の安定は、電圧制御発振器の可変周波数幅の小さい
ほうがよいが、可変周波数幅を小さくすると位相引き込
み時間が長期化するという問題がある。
【００１２】本発明の目的は、このような問題を解決し
たタイミング抽出回路を提供することにある。
たタイミング抽出回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明のタイミング抽出
回路は、判定値と判定誤差を入力するプリカーソルゼロ
クロス推定型位相比較器と、前記プリカーソルゼロクロ
ス推定型位相比較器の出力を入力とするデジタルローパ
スフィルタと、前記デジタルローパスフィルタの出力を
入力とするオーバーフロー制御回路と、前記オーバーフ
ロー制御回路の第一の出力を入力とするＤ／Ａ変換器
と、前記Ｄ／Ａ変換器の出力を入力するアナログローパ
スフィルタと、前記アナログローパスフィルタの出力を
入力する電圧制御発振器と、前記電圧制御発振器の出力
と前記オーバーフロー制御回路の第二の出力とを入力と
するプログラマブルカウンタとにより構成されることを
特徴とする。
回路は、判定値と判定誤差を入力するプリカーソルゼロ
クロス推定型位相比較器と、前記プリカーソルゼロクロ
ス推定型位相比較器の出力を入力とするデジタルローパ
スフィルタと、前記デジタルローパスフィルタの出力を
入力とするオーバーフロー制御回路と、前記オーバーフ
ロー制御回路の第一の出力を入力とするＤ／Ａ変換器
と、前記Ｄ／Ａ変換器の出力を入力するアナログローパ
スフィルタと、前記アナログローパスフィルタの出力を
入力する電圧制御発振器と、前記電圧制御発振器の出力
と前記オーバーフロー制御回路の第二の出力とを入力と
するプログラマブルカウンタとにより構成されることを
特徴とする。
【００１４】
【実施例】次に、本発明の実施例について、図面を参照
して説明する。
して説明する。
【００１５】図１は、本発明の一実施例を示すブロック
図である。本実施例のタイミング抽出回路１００は、判
定値３と判定誤差４を入力とするプリカーソルゼロクロ
ス推定型位相比較器１０１と、この位相比較器１０１の
出力を入力とするデジタルローパスフィルタ１０２と、
デジタルローパスフィルタ１０２の出力を入力とするオ
ーバーフロー制御回路１０３と、オーバーフロー制御回
路１０３の出力を入力とするＤ／Ａ変換器１０４と、Ｄ
／Ａ変換器１０４の出力を入力とするアナログローパス
フィルタ１０５と、アナログローパスフィルタ１０５の
出力を入力とする電圧制御発振器１０６と、電圧制御発
振器１０６の出力とオーバーフロー制御回路１０３の出
力とを入力とするプログラマブルカウンタ１０７とによ
り構成されている。
図である。本実施例のタイミング抽出回路１００は、判
定値３と判定誤差４を入力とするプリカーソルゼロクロ
ス推定型位相比較器１０１と、この位相比較器１０１の
出力を入力とするデジタルローパスフィルタ１０２と、
デジタルローパスフィルタ１０２の出力を入力とするオ
ーバーフロー制御回路１０３と、オーバーフロー制御回
路１０３の出力を入力とするＤ／Ａ変換器１０４と、Ｄ
／Ａ変換器１０４の出力を入力とするアナログローパス
フィルタ１０５と、アナログローパスフィルタ１０５の
出力を入力とする電圧制御発振器１０６と、電圧制御発
振器１０６の出力とオーバーフロー制御回路１０３の出
力とを入力とするプログラマブルカウンタ１０７とによ
り構成されている。
【００１６】図２は、オーバーフロー制御回路１０３の
内部を説明するためのオーバーフロー制御回路の構成を
示すブロック図である。このオーバーフロー制御回路１
０３は、デジタルローパスフィルタ出力を入力１１１と
するレベル比較器１１２と、入力１１１と、正の設定値
１１３と、負の設定値１１４と、レベル比較器１１２の
出力であるカウンタ制御信号１１０とを入力とするセレ
クタ１１５とにより構成されている。
内部を説明するためのオーバーフロー制御回路の構成を
示すブロック図である。このオーバーフロー制御回路１
０３は、デジタルローパスフィルタ出力を入力１１１と
するレベル比較器１１２と、入力１１１と、正の設定値
１１３と、負の設定値１１４と、レベル比較器１１２の
出力であるカウンタ制御信号１１０とを入力とするセレ
クタ１１５とにより構成されている。
【００１７】次に、図１および図２を参照して本実施例
の動作について説明する。位相情報は、従来のタイミン
グ抽出回路と同様に判定値３と判定誤差４を用い、プリ
カーソルゼロクロス推定型位相比較器１０１とデジタル
ローパスフィルタ１０２により生成される。この位相情
報は、サンプリング位相が最適位相に対して進んでいる
場合は、負（正）の値をとり、位相が遅れている場合
は、正（負）の値を取る。このデジタルローパスフィル
タ１０２の出力は、オーバーフロー制御回路１０３に入
力される。
の動作について説明する。位相情報は、従来のタイミン
グ抽出回路と同様に判定値３と判定誤差４を用い、プリ
カーソルゼロクロス推定型位相比較器１０１とデジタル
ローパスフィルタ１０２により生成される。この位相情
報は、サンプリング位相が最適位相に対して進んでいる
場合は、負（正）の値をとり、位相が遅れている場合
は、正（負）の値を取る。このデジタルローパスフィル
タ１０２の出力は、オーバーフロー制御回路１０３に入
力される。
【００１８】ここで、オーバーフロー制御回路１０３の
動作について、図２を参照して説明する。入力１１１
（デジタルローパスフィルタ出力）は、レベル比較器１
１２によりあらかじめ設定してあるレベルと比較され
る。なお設定値は、正負の二つ値を持ち、位相比較器の
特性により値は決定される。レベル比較器１１２は、入
力１１１が正の設定値より大きい場合は＋１の値を、負
の設定値より小さい場合は−１の値を、それ以外の場合
は０の値をそれぞれカウンタ制御信号１０８に出力す
る。出力１１６（Ｄ／Ａ変換器へ）は、セレクタ１１５
により選択され、カウンタ制御信号１０８が＋１の場合
は、レベル比較器１１２の正の設定値１１３に、カウン
タ制御信号１０８が−１の場合はレベル比較器１１２の
負の設定値１１４に、さらにカウンタ制御信号１０８が
０の場合は入力１１１になる。
動作について、図２を参照して説明する。入力１１１
（デジタルローパスフィルタ出力）は、レベル比較器１
１２によりあらかじめ設定してあるレベルと比較され
る。なお設定値は、正負の二つ値を持ち、位相比較器の
特性により値は決定される。レベル比較器１１２は、入
力１１１が正の設定値より大きい場合は＋１の値を、負
の設定値より小さい場合は−１の値を、それ以外の場合
は０の値をそれぞれカウンタ制御信号１０８に出力す
る。出力１１６（Ｄ／Ａ変換器へ）は、セレクタ１１５
により選択され、カウンタ制御信号１０８が＋１の場合
は、レベル比較器１１２の正の設定値１１３に、カウン
タ制御信号１０８が−１の場合はレベル比較器１１２の
負の設定値１１４に、さらにカウンタ制御信号１０８が
０の場合は入力１１１になる。
【００１９】ここでまた、図１に戻り、オーバーフロー
制御回路１０３の出力（図２の出力１１６）は、Ｄ／Ａ
変換器１０４によりアナログ値に変換され、さらに、こ
のアナログ値よりアナログローパスフィルタ１０５が帯
域制限し、この帯域制限された入力が電圧制御発振器１
０６の制御電圧となる。プログラマブルカウンタ１０７
は従来のタイミング抽出回路（デジタル方式）と同様
に、電圧制御発振器１０６の発振周波数をＮ（Ｎは自然
数）分周し、サンプリングクロック２を生成する。な
お、プログラムカウンタ１０７は、Ｍ［Ｔ］（Ｍは自然
数、Ｔはサンプリングクロックの一周期）毎にカウンタ
制御信号１０８を参照し、その値が＋１ならカウンタの
初期値をＮ−１に設定し、その値が−１ならカウンタの
初期値をＮ＋１に設定し、サンプリング位相の調整を行
なう。ただし、プログラムカウンタ１０７は、位相引き
込み時のみカウンタ制御信号１０８を参照し、位相引き
込み後には参照しない。
制御回路１０３の出力（図２の出力１１６）は、Ｄ／Ａ
変換器１０４によりアナログ値に変換され、さらに、こ
のアナログ値よりアナログローパスフィルタ１０５が帯
域制限し、この帯域制限された入力が電圧制御発振器１
０６の制御電圧となる。プログラマブルカウンタ１０７
は従来のタイミング抽出回路（デジタル方式）と同様
に、電圧制御発振器１０６の発振周波数をＮ（Ｎは自然
数）分周し、サンプリングクロック２を生成する。な
お、プログラムカウンタ１０７は、Ｍ［Ｔ］（Ｍは自然
数、Ｔはサンプリングクロックの一周期）毎にカウンタ
制御信号１０８を参照し、その値が＋１ならカウンタの
初期値をＮ−１に設定し、その値が−１ならカウンタの
初期値をＮ＋１に設定し、サンプリング位相の調整を行
なう。ただし、プログラムカウンタ１０７は、位相引き
込み時のみカウンタ制御信号１０８を参照し、位相引き
込み後には参照しない。
【００２０】図３は、電圧制御発振器１０６の特性を示
す図であり、入力電圧と出力周波数の特性が示されてい
る。本実施例で用いられた電圧制御発振器は、周波数可
変幅の小さい（規格で決められている許容偏差に追従で
きる範囲）ものでよく、これによりタイミング抽出後の
系の安定性が向上する。
す図であり、入力電圧と出力周波数の特性が示されてい
る。本実施例で用いられた電圧制御発振器は、周波数可
変幅の小さい（規格で決められている許容偏差に追従で
きる範囲）ものでよく、これによりタイミング抽出後の
系の安定性が向上する。
【００２１】
【発明の効果】以上に説明したように、本発明のタイミ
ング抽出回路は、オーバーフロー制御回路を設け、電圧
制御発振器とプログラマブルカウンタを制御し、受信サ
ンプリングクロックを生成する構成のため、トレーニン
グ時の高速引き込みと、タイミング抽出後の系の安定性
の向上ができるという効果を有する。
ング抽出回路は、オーバーフロー制御回路を設け、電圧
制御発振器とプログラマブルカウンタを制御し、受信サ
ンプリングクロックを生成する構成のため、トレーニン
グ時の高速引き込みと、タイミング抽出後の系の安定性
の向上ができるという効果を有する。
【図１】本発明のタイミング抽出回路を示すブロック図
である。
である。
【図２】図１中のオーバーフロー制御回路の構成を示す
ブロック図である。
ブロック図である。
【図３】電圧制御発振器の特性を示す図である。
【図４】デジタル加入者線伝送システムのトランシーバ
構成を示すブロック図である。
構成を示すブロック図である。
【図５】従来のタイミング抽出回路の構成（デジタル方
式）を示すブロック図である。
式）を示すブロック図である。
【図６】従来のタイミング抽出回路の構成（アナログ方
式）を示すブロック図である。
式）を示すブロック図である。
１ タイミング抽出回路 ２ サンプリングクロック ３ 判定値 ４ 判定誤差 ５ 判定回路 ６ 判定帰還型等化器 ７ ペアメタリックケーブル ８ ハイブリッド回路 ９，１２ 受信回路 １０ エコーキャンセラ １１ 波形等化回路 １３ 送信データ １４，１５ 減算器 １００ 本発明のタイミング抽出回路 １０１ プリカーソルゼロクロス推定型位相比較器 １０２ デジタルローパスフィルタ １０３ オーバーフロー制御回路 １０４ Ｄ／Ａ変換器 １０５ アナログローパスフィルタ １０６ 電圧制御発振器 １０７ プログラマブルカウンタ １０８ カウンタ制御信号 １１１ デジタルローパスフィルタ出力 １１２ レベル比較器 １１３ 正の設定値 １１４ 負の設定値 １１５ セレクタ １１６ セレクタ出力 ２０１ 位相制御回路 ２０２ 発振器 ２０３ 分周回路
Claims (2)
- 【請求項１】判定値と判定誤差を入力するプリカーソル
ゼロクロス推定型位相比較器と、 前記プリカーソルゼロクロス推定型位相比較器の出力を
入力とするデジタルローパスフィルタと、 前記デジタルローパスフィルタの出力を入力とするオー
バーフロー制御回路と、 前記オーバーフロー制御回路の第一の出力を入力とする
Ｄ／Ａ変換器と、 前記Ｄ／Ａ変換器の出力を入力するアナログローパスフ
ィルタと、 前記アナログローパスフィルタの出力を入力する電圧制
御発振器と、 前記電圧制御発振器の出力と前記オーバーフロー制御回
路の第二の出力とを入力とするプログラマブルカウンタ
とにより構成されることを特徴とするタイミング抽出回
路。 - 【請求項２】前記オーバーフロー制御回路は、 前記デジタルローパスフィルタ出力を入力とするレベル
比較器と、 前記デジタルローパスフィルタ出力と、正の設定値と、
負の設定値と、前記レベル比較器の出力であるカウンタ
制御信号とを入力とするセレクタとを有することを特徴
とする請求項１記載のタイミング抽出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5141975A JP2565085B2 (ja) | 1993-06-14 | 1993-06-14 | タイミング抽出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5141975A JP2565085B2 (ja) | 1993-06-14 | 1993-06-14 | タイミング抽出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06350585A JPH06350585A (ja) | 1994-12-22 |
| JP2565085B2 true JP2565085B2 (ja) | 1996-12-18 |
Family
ID=15304480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5141975A Expired - Lifetime JP2565085B2 (ja) | 1993-06-14 | 1993-06-14 | タイミング抽出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2565085B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04262639A (ja) * | 1991-02-18 | 1992-09-18 | Hitachi Ltd | 双方向ディジタル伝送装置 |
-
1993
- 1993-06-14 JP JP5141975A patent/JP2565085B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06350585A (ja) | 1994-12-22 |
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