JPH05183456A - 制御信号発生装置 - Google Patents
制御信号発生装置Info
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- JPH05183456A JPH05183456A JP3360196A JP36019691A JPH05183456A JP H05183456 A JPH05183456 A JP H05183456A JP 3360196 A JP3360196 A JP 3360196A JP 36019691 A JP36019691 A JP 36019691A JP H05183456 A JPH05183456 A JP H05183456A
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- output
- circuit
- signal
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H21/00—Adaptive networks
- H03H21/0012—Digital adaptive filters
- H03H21/0018—Matched filters
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B7/00—Radio transmission systems, i.e. using radiation field
- H04B7/005—Control of transmission; Equalising
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/06—Receivers
- H04B1/10—Means associated with receiver for limiting or suppressing noise or interference
- H04B1/12—Neutralising, balancing, or compensation arrangements
- H04B1/123—Neutralising, balancing, or compensation arrangements using adaptive balancing or compensation means
Abstract
(57)【要約】
【目的】 全デジタル形適応整合フィルタにおいて、タ
ップによる符号間干渉の付加を抑えること。 【構成】 ラッチ回路８のＮ1 ビットの出力を、制御信
号の第１ビット〜第Ｎ1 ビットとし、第１ビットを反転
回路１０により反転した出力を制御信号の第（Ｎ1 ＋
１）ビット〜第Ｎ2 ビットとすることによりＮ2 ビット
の制御信号を発生させる。これにより等化後の信号Ｄ１
と適応整合フィルタの入力信号Ｄ２との相関が小さい場
合に、制御信号のレベルの絶対値は最小となり、そのタ
ップによる符号間干渉を抑えることができる。
ップによる符号間干渉の付加を抑えること。 【構成】 ラッチ回路８のＮ1 ビットの出力を、制御信
号の第１ビット〜第Ｎ1 ビットとし、第１ビットを反転
回路１０により反転した出力を制御信号の第（Ｎ1 ＋
１）ビット〜第Ｎ2 ビットとすることによりＮ2 ビット
の制御信号を発生させる。これにより等化後の信号Ｄ１
と適応整合フィルタの入力信号Ｄ２との相関が小さい場
合に、制御信号のレベルの絶対値は最小となり、そのタ
ップによる符号間干渉を抑えることができる。
Description
【０００１】
【産業上の利用分野】本発明は、適応整合フィルタのタ
ップを制御する制御信号発生装置に関し、特に、多値直
交振幅変調方式又は多相位相変調方式を用いたデジタル
無線通信システムの受信側で使用される全デジタル形の
適応整合フィルタにおけるタップ制御信号発生装置に関
する。
ップを制御する制御信号発生装置に関し、特に、多値直
交振幅変調方式又は多相位相変調方式を用いたデジタル
無線通信システムの受信側で使用される全デジタル形の
適応整合フィルタにおけるタップ制御信号発生装置に関
する。
【０００２】
【背景の技術】近年、デジタル無線通信システムでは、
伝搬路で発生する周波数選択性フェージングによる回線
品質の劣化を克服するために、受信側においてトランス
バーサルフィルタを用いた等化器が使用されているが、
さらに強力な等化特性を有するものとして適応整合フィ
ルタと判定帰還形等化器を組み合わせたものが提案され
ている（1989年電子情報通信学会 春季全国大会Ｂ−92
9 ）。
伝搬路で発生する周波数選択性フェージングによる回線
品質の劣化を克服するために、受信側においてトランス
バーサルフィルタを用いた等化器が使用されているが、
さらに強力な等化特性を有するものとして適応整合フィ
ルタと判定帰還形等化器を組み合わせたものが提案され
ている（1989年電子情報通信学会 春季全国大会Ｂ−92
9 ）。
【０００３】ここで、まず判定帰還形等化器の動作につ
いて説明する。図５に、全デジタル形５タップで構成さ
れる判定帰還形等化器の１例を示す。この図５におい
て、復調回路（図示せず）より端子１１に入力されたア
ナログベースバンド信号は、利得調整回路１４に入力さ
れる。この利得調整回路１４は伝搬路でフェージングが
発生し波形歪が生じた場合にも、後置されるＡ／Ｄ変換
器１５の規定入力範囲を越えない様に圧縮率１／Ｋ（Ｋ
＞１又はＫ＝１）で圧縮される。Ａ／Ｄ変換器１５は、
端子１２よりクロック信号（ＣＬＫ）の供給を受け、標
本化周波数ｆｃで利得調整回路１４の出力アナログ信号
を標本・量子化し、Ｎビットのデジタル信号列Ｓ１とし
て判定帰還形トランスバーサル・フィルタ部１０１に出
力される。
いて説明する。図５に、全デジタル形５タップで構成さ
れる判定帰還形等化器の１例を示す。この図５におい
て、復調回路（図示せず）より端子１１に入力されたア
ナログベースバンド信号は、利得調整回路１４に入力さ
れる。この利得調整回路１４は伝搬路でフェージングが
発生し波形歪が生じた場合にも、後置されるＡ／Ｄ変換
器１５の規定入力範囲を越えない様に圧縮率１／Ｋ（Ｋ
＞１又はＫ＝１）で圧縮される。Ａ／Ｄ変換器１５は、
端子１２よりクロック信号（ＣＬＫ）の供給を受け、標
本化周波数ｆｃで利得調整回路１４の出力アナログ信号
を標本・量子化し、Ｎビットのデジタル信号列Ｓ１とし
て判定帰還形トランスバーサル・フィルタ部１０１に出
力される。
【０００４】デジタル信号列Ｓ１は、第１の乗算器２０
に入力されるとともに第１の遅延回路１６に入力され
る。第１の遅延回路１６の出力信号は第２の乗算器２１
に入力されるとともに第２の遅延回路１７に入力され
る。第２の遅延回路１７の出力信号は第３の乗算器２２
に入力される。これらの乗算器２０〜２２及び遅延回路
１６，１７からなる回路を前方等化器２０１と称する。
に入力されるとともに第１の遅延回路１６に入力され
る。第１の遅延回路１６の出力信号は第２の乗算器２１
に入力されるとともに第２の遅延回路１７に入力され
る。第２の遅延回路１７の出力信号は第３の乗算器２２
に入力される。これらの乗算器２０〜２２及び遅延回路
１６，１７からなる回路を前方等化器２０１と称する。
【０００５】一方、加算器２５を介して判定帰還形トラ
ンスバーサル・フィルタ部１０１の出力信号を判定する
判定回路２６の出力信号は、第３の遅延回路１８に入力
される。第３の遅延回路１８の出力信号は、第４の乗算
器２３に入力されるとともに、第４の遅延回路１９に入
力される。第４の遅延回路１９の出力信号は第５の乗算
器２４に入力される。これらの乗算器２３，２４及び遅
延回路１８，１９を後方等化器２０２と称する。遅延回
路１６〜１９は、フリップ・フロップ等で構成され、そ
れぞれ１ビットの遅延を与える。
ンスバーサル・フィルタ部１０１の出力信号を判定する
判定回路２６の出力信号は、第３の遅延回路１８に入力
される。第３の遅延回路１８の出力信号は、第４の乗算
器２３に入力されるとともに、第４の遅延回路１９に入
力される。第４の遅延回路１９の出力信号は第５の乗算
器２４に入力される。これらの乗算器２３，２４及び遅
延回路１８，１９を後方等化器２０２と称する。遅延回
路１６〜１９は、フリップ・フロップ等で構成され、そ
れぞれ１ビットの遅延を与える。
【０００６】次に、乗算器２０〜２４において、入力デ
ジタル信号はそれぞれ制御信号発生回路１０２より供給
されるタップ係数Ｃ−２，Ｃ−１，Ｃ０，Ｃ１，Ｃ２が
乗ぜられ、それぞれ乗算器出力ｍ−２，ｍ−１，ｍ０，
ｍ１，ｍ２として加算器２５に入力される。加算器２５
は、乗算器出力である５個のｍ−２〜ｍ２をデジタル加
算する事により、原信号Ｓ１に含まれていたフェージン
グ等による符号間干渉を除去した等化後信号ＳＩＡを後
処理回路２７及び判定回路２６に出力する。判定回路２
６は、入力される２進数の信号レベル値をこれと最も近
い理想信号レベル値に判定して出力する。その結果、後
方等化器２０２は、フェージング等による波形歪を除去
された後の判定信号Ｓ１Ｂを入力しているので、乗算器
へのタップ係数が正確で、かつ、乗算出力が飽和しない
限り後方等化器２０２で除去しうる符号間干渉は完全に
等化される。また、後処理回路２７は、利得調整回路１
４で１／Ｋ倍に圧縮された原信号を本来の正しいレベル
に戻すために用いられ、正しいレベルに修正された信号
が端子１３に出力される。
ジタル信号はそれぞれ制御信号発生回路１０２より供給
されるタップ係数Ｃ−２，Ｃ−１，Ｃ０，Ｃ１，Ｃ２が
乗ぜられ、それぞれ乗算器出力ｍ−２，ｍ−１，ｍ０，
ｍ１，ｍ２として加算器２５に入力される。加算器２５
は、乗算器出力である５個のｍ−２〜ｍ２をデジタル加
算する事により、原信号Ｓ１に含まれていたフェージン
グ等による符号間干渉を除去した等化後信号ＳＩＡを後
処理回路２７及び判定回路２６に出力する。判定回路２
６は、入力される２進数の信号レベル値をこれと最も近
い理想信号レベル値に判定して出力する。その結果、後
方等化器２０２は、フェージング等による波形歪を除去
された後の判定信号Ｓ１Ｂを入力しているので、乗算器
へのタップ係数が正確で、かつ、乗算出力が飽和しない
限り後方等化器２０２で除去しうる符号間干渉は完全に
等化される。また、後処理回路２７は、利得調整回路１
４で１／Ｋ倍に圧縮された原信号を本来の正しいレベル
に戻すために用いられ、正しいレベルに修正された信号
が端子１３に出力される。
【０００７】次に、上述した判定回路２６及び後処理回
路２７の動作について、図１０の説明図を参照して具体
例により説明する。端子１１への入力信号として、１６
値直交振幅変調（16ＱＡＭという）のベースバンド信号
である４値信号を考える。この４値信号の理想値は図８
のＡ／Ｄ変換器入力の白丸Ａ，Ｂ，Ｃ，Ｄで示すレベル
を有し、各点がそれぞれ第１，第２ビットの２ビットの
情報信号である（００），（０１），（１０），（１
１）を表している。ここで、第３ビット以下のビットは
理想値からのずれを表す誤差信号である。
路２７の動作について、図１０の説明図を参照して具体
例により説明する。端子１１への入力信号として、１６
値直交振幅変調（16ＱＡＭという）のベースバンド信号
である４値信号を考える。この４値信号の理想値は図８
のＡ／Ｄ変換器入力の白丸Ａ，Ｂ，Ｃ，Ｄで示すレベル
を有し、各点がそれぞれ第１，第２ビットの２ビットの
情報信号である（００），（０１），（１０），（１
１）を表している。ここで、第３ビット以下のビットは
理想値からのずれを表す誤差信号である。
【０００８】今、圧縮率１／Ｋが１／２であるとすれ
ば、点Ａ，Ｂ，Ｃ，Ｄは黒丸で示される点Ａ１，Ｂ１，
Ｃ１，Ｄ１に圧縮される。点Ａ１，Ｂ１，Ｃ１，Ｄ１の
理想値は、それぞれ３ビット信号（０１０），（０１
１），（１００），（１０１）で表される。この場合に
は、第４ビット以下のビットが誤差信号を表している。
判定帰還形トランスバーサル・フィルタ部１０１の出力
信号Ｓ１Ａは熱雑音や除去しきれない符号間干渉を含ん
でいるために、誤差信号はランダムに変化している。
ば、点Ａ，Ｂ，Ｃ，Ｄは黒丸で示される点Ａ１，Ｂ１，
Ｃ１，Ｄ１に圧縮される。点Ａ１，Ｂ１，Ｃ１，Ｄ１の
理想値は、それぞれ３ビット信号（０１０），（０１
１），（１００），（１０１）で表される。この場合に
は、第４ビット以下のビットが誤差信号を表している。
判定帰還形トランスバーサル・フィルタ部１０１の出力
信号Ｓ１Ａは熱雑音や除去しきれない符号間干渉を含ん
でいるために、誤差信号はランダムに変化している。
【０００９】従って、第１〜第Ｎビットの信号を後方等
化器２０２にそのまま帰還し入力すると、等化部の入力
に誤差が含まれるので、十分な等化ができない。そこで
判定回路２６において、デジタル信号列Ｓ１Ａを図８の
判定回路出力に従い、第１〜第３ビットは４つの理想値
０１０，０１１，１００，１０１のいずれかに一意的に
判定し、第４ビット以下は固定値１００〜０（〜はすべ
て０を示す）としている。例えば、Ｎ＝５の場合に、信
号Ｓ１Ａ＝１００１１の判定値はＳ１Ｂ＝１００１０と
なり、又、信号Ｓ１Ａ＝１１１００の判定値はＳ１Ｂ＝
１０１１０となる。
化器２０２にそのまま帰還し入力すると、等化部の入力
に誤差が含まれるので、十分な等化ができない。そこで
判定回路２６において、デジタル信号列Ｓ１Ａを図８の
判定回路出力に従い、第１〜第３ビットは４つの理想値
０１０，０１１，１００，１０１のいずれかに一意的に
判定し、第４ビット以下は固定値１００〜０（〜はすべ
て０を示す）としている。例えば、Ｎ＝５の場合に、信
号Ｓ１Ａ＝１００１１の判定値はＳ１Ｂ＝１００１０と
なり、又、信号Ｓ１Ａ＝１１１００の判定値はＳ１Ｂ＝
１０１１０となる。
【００１０】一方、後処理回路２７は、１／２に圧縮さ
れた信号を２倍にして原信号に戻すために、図１０の後
処理回路２７の出力に従って信号変換を行い、パス１，
パス２，パス３の３ビットの信号を出力する。例えば、
信号Ｓ１Ａ＝１００１１の後処理回路２７の出力はＤ＝
１０１となり、また、Ｓ１Ａ＝１１１００の判定値はＤ
＝１１１となる。パス１とパス２は情報ビットであり、
パス３は誤差信号の極性を表す誤差ビットである。タッ
プ係数Ｃ−２，Ｃ−１，Ｃ０，Ｃ１，Ｃ２は、極性信号
ｄ（前記パス１Ａ，２Ａ）と誤差信号ｅ（前記パス３
Ａ）の間の相関をとり、時間平均出力として制御信号発
生回路１０２より得られる。このタップ係数生成の原理
は、例えば電子通信学会編「デジタル信号処理」第１１
章（昭和50年）に詳述されている。
れた信号を２倍にして原信号に戻すために、図１０の後
処理回路２７の出力に従って信号変換を行い、パス１，
パス２，パス３の３ビットの信号を出力する。例えば、
信号Ｓ１Ａ＝１００１１の後処理回路２７の出力はＤ＝
１０１となり、また、Ｓ１Ａ＝１１１００の判定値はＤ
＝１１１となる。パス１とパス２は情報ビットであり、
パス３は誤差信号の極性を表す誤差ビットである。タッ
プ係数Ｃ−２，Ｃ−１，Ｃ０，Ｃ１，Ｃ２は、極性信号
ｄ（前記パス１Ａ，２Ａ）と誤差信号ｅ（前記パス３
Ａ）の間の相関をとり、時間平均出力として制御信号発
生回路１０２より得られる。このタップ係数生成の原理
は、例えば電子通信学会編「デジタル信号処理」第１１
章（昭和50年）に詳述されている。
【００１１】上述した従来の判定帰還形等化器の２波干
渉フェージング等化特性を２波干渉フェージングに適用
した場合を図１１に示す。図１１は、シグニチャ・カー
ブとも呼ばれ、横軸にフェージングのノッチ周波数のス
ペクトラムの中心からの偏移をクロック周波数で正規化
したノッチ位置ｆｄをとり、、縦軸に反射波（遅延波）
の振幅を主波の振幅で正規化した振幅比ρがとられてい
る。ノッチ深さＤｎは、Ｄｎ＝−20log （１−ρ）ｄＢ
で表されるので、ρ＝１でノッチ深さは最大となり、ノ
ッチ位置ｆｄ及び振幅比ρをパラメータとして、誤り率
Ｐ＝１×10のマイナス４乗となるｆｄとρの点を結んだ
ものがカーブＳである。Ｓで囲まれた領域内では、Ｐは
10のマイナス４乗より大となっている。従ってＳで囲む
面積が小さいほど、等化器の能力が優れている。
渉フェージング等化特性を２波干渉フェージングに適用
した場合を図１１に示す。図１１は、シグニチャ・カー
ブとも呼ばれ、横軸にフェージングのノッチ周波数のス
ペクトラムの中心からの偏移をクロック周波数で正規化
したノッチ位置ｆｄをとり、、縦軸に反射波（遅延波）
の振幅を主波の振幅で正規化した振幅比ρがとられてい
る。ノッチ深さＤｎは、Ｄｎ＝−20log （１−ρ）ｄＢ
で表されるので、ρ＝１でノッチ深さは最大となり、ノ
ッチ位置ｆｄ及び振幅比ρをパラメータとして、誤り率
Ｐ＝１×10のマイナス４乗となるｆｄとρの点を結んだ
ものがカーブＳである。Ｓで囲まれた領域内では、Ｐは
10のマイナス４乗より大となっている。従ってＳで囲む
面積が小さいほど、等化器の能力が優れている。
【００１２】０＜ρ＜１の範囲では、主波より干渉波が
遅れているので、後方等化器で符号間干渉を除去し、ρ
＞１では遅延波が主波となるので逆に前方等化器で符号
間干渉を除去している。前述した如く、判定帰還形等化
器では後方等化器の入力信号は等化後の判定信号である
ので、理想値とほぼ一致するため、図１１の０＜ρ＜１
では、ほぼ完全に等化されているのがわかる。一方、ρ
＞１の時、前方等化器の入力は、符号間干渉が除去され
ていない信号であるために、等化能力は０＜ρ＜１に比
して劣っている。
遅れているので、後方等化器で符号間干渉を除去し、ρ
＞１では遅延波が主波となるので逆に前方等化器で符号
間干渉を除去している。前述した如く、判定帰還形等化
器では後方等化器の入力信号は等化後の判定信号である
ので、理想値とほぼ一致するため、図１１の０＜ρ＜１
では、ほぼ完全に等化されているのがわかる。一方、ρ
＞１の時、前方等化器の入力は、符号間干渉が除去され
ていない信号であるために、等化能力は０＜ρ＜１に比
して劣っている。
【００１３】次に、適応整合フィルタの動作について説
明する。図６は上述の判定帰還形等化器と組み合わせて
用いる適応整合フィルタの構成の一例を示し、図７は動
作原理の説明のための基本回路を示している。
明する。図６は上述の判定帰還形等化器と組み合わせて
用いる適応整合フィルタの構成の一例を示し、図７は動
作原理の説明のための基本回路を示している。
【００１４】通常、デジタルマイクロ波通信に用いられ
る帯域制限のある伝送路で符号間干渉を与えずにパルス
を伝送するためには、全伝送系のインパルス応答は図８
（ａ）に示す様に、中央のピークを除いてＴごとに零と
ならなければならない。しかし、伝送路に直接波と反射
波の２つの通路があると、これらが干渉してマルチパス
・フェージングが発生する。この時、反射波の方が直接
波より振幅が大きくなる（すなわちρ＞１）と、反射波
が主波，反射波より先に到達する直接波が干渉波となっ
て、伝送路のインパルス応答は、図８（ｂ）に示す様
に、ｔ＝−Ｔに大きな符号間干渉が発生する。
る帯域制限のある伝送路で符号間干渉を与えずにパルス
を伝送するためには、全伝送系のインパルス応答は図８
（ａ）に示す様に、中央のピークを除いてＴごとに零と
ならなければならない。しかし、伝送路に直接波と反射
波の２つの通路があると、これらが干渉してマルチパス
・フェージングが発生する。この時、反射波の方が直接
波より振幅が大きくなる（すなわちρ＞１）と、反射波
が主波，反射波より先に到達する直接波が干渉波となっ
て、伝送路のインパルス応答は、図８（ｂ）に示す様
に、ｔ＝−Ｔに大きな符号間干渉が発生する。
【００１５】今、図９（ａ）に示す様に、主波ｓ０（＝
ａ（ｍ））及びｔ＝−Ｔの符号間干渉ｓ−１（＝ａ（ｍ
＋１））を矢印で表すと、これをＴだけ遅延したものは
図９（ｂ）の様になる。今、説明を簡単にするために図
７に示す２タップのトランスパーサル・フィルタ１０５
を考え遅延回路４０，乗算器４１，４２，加算器４３で
構成すると信号Ｓ0 が図９（ａ）であり、信号Ｓ0 が図
９（ｂ）の信号を表している。この場合に加算器４３の
出力信号Ｓ２は式のようになる。
ａ（ｍ））及びｔ＝−Ｔの符号間干渉ｓ−１（＝ａ（ｍ
＋１））を矢印で表すと、これをＴだけ遅延したものは
図９（ｂ）の様になる。今、説明を簡単にするために図
７に示す２タップのトランスパーサル・フィルタ１０５
を考え遅延回路４０，乗算器４１，４２，加算器４３で
構成すると信号Ｓ0 が図９（ａ）であり、信号Ｓ0 が図
９（ｂ）の信号を表している。この場合に加算器４３の
出力信号Ｓ２は式のようになる。
【００１６】 Ｓ2 ＝α×Ｓ0 ＋β×Ｓ1 今、α＝0.9 ／1.9 、β＝−１／1.9 とすると、出力信
号Ｓ2 は式となる。
号Ｓ2 は式となる。
【００１７】 Ｓ2 ＝0.9 ／1.9 ×Ｓ0 ＋（−１／1.9 ）×Ｓ1 すなわち出力信号Ｓ2 は図９（ｃ）に示す形となり、ト
ランスパーサル・フィルタ１０５にタップ係数α，βを
与えることにより、図９（ａ）のように進み波による大
きな符号間干渉Ｓ−１のあった入力信号Ｓ0 はトランス
パーサル・フィルタ１０５を通すことによりインパルス
応答は、符号間干渉が主信号ｓ０（ｔ＝０）に対し、前
後に対称化されたｓ−１とｓ１に分散化される。ここ
で、注目すべきことは、分散化に伴い符号間干渉ｓ−
１，ｓ１の大きさは、分散化前の符号間干渉ｓ−１のほ
ぼ１／２まで低減されている事である。
ランスパーサル・フィルタ１０５にタップ係数α，βを
与えることにより、図９（ａ）のように進み波による大
きな符号間干渉Ｓ−１のあった入力信号Ｓ0 はトランス
パーサル・フィルタ１０５を通すことによりインパルス
応答は、符号間干渉が主信号ｓ０（ｔ＝０）に対し、前
後に対称化されたｓ−１とｓ１に分散化される。ここ
で、注目すべきことは、分散化に伴い符号間干渉ｓ−
１，ｓ１の大きさは、分散化前の符号間干渉ｓ−１のほ
ぼ１／２まで低減されている事である。
【００１８】今、従来例で述べた判定帰還形等化器の前
方等化器の等化能力がｓ−１，ｓ１の大きさが0.5 以
下、後方等化器の等化能力がｓ１の大きさが0.9 以下で
あるとすると、本トランスパーサル・フィルタ１０５が
無い場合、すなわち従来の判定帰還形等化器１０６のみ
では、信号Ｓ0 の符号間干渉「ｓ−１＝0.9 」は等化で
きないが、本トランスパーサル・フィルタを従来の判定
帰還形等化器１０６に前置する事により、符号間干渉
「ｓ−１＝0.9 ／1.9 」すなわち、約0.47及び「ｓ−１
＝１／1.9 ＝0.53」は完全に等化される。この様な機能
を持つトランスパーサル・フィルタは整合フィルタとも
呼ばれる。
方等化器の等化能力がｓ−１，ｓ１の大きさが0.5 以
下、後方等化器の等化能力がｓ１の大きさが0.9 以下で
あるとすると、本トランスパーサル・フィルタ１０５が
無い場合、すなわち従来の判定帰還形等化器１０６のみ
では、信号Ｓ0 の符号間干渉「ｓ−１＝0.9 」は等化で
きないが、本トランスパーサル・フィルタを従来の判定
帰還形等化器１０６に前置する事により、符号間干渉
「ｓ−１＝0.9 ／1.9 」すなわち、約0.47及び「ｓ−１
＝１／1.9 ＝0.53」は完全に等化される。この様な機能
を持つトランスパーサル・フィルタは整合フィルタとも
呼ばれる。
【００１９】上述のような整合フィルタの原理にもとづ
き、図６の如く、適応整合フィルタと判定帰還形等化器
を組み合わせる方式が考えられている。図６において、
復調回路（図示せず）より入力されたアナログ・ベース
バンド信号は、利得調整回路１４に入力されて、伝搬路
でマルチパス・フェージングが発生し波形歪が生じた場
合にも、後置されるＡ／Ｄ変換器１５の規定入力範囲を
越えない様に圧縮率１／Ｋ（Ｋ＞１又はＫ＝１）で圧縮
された後に、Ａ／Ｄ変換器１５に入力される。一方、端
子１２に入力される周波数ｆｃのクロック信号ＣＬＫ１
は、２てい倍回路２８により２てい倍されて、周波数２
ｆｃのクロック信号ＣＬＫ２として、Ａ／Ｄ変換器１５
に印加される。Ａ／Ｄ変換器１５は標本化２ｆｃで、利
得調整回路１４の出力アナログベースバンド信号を標本
化し、かつ、量子化し、Ｎビットのデジタル信号列ＤＳ
１として５タップのトランスバーサル・フィルタ部１０
３に入力される。
き、図６の如く、適応整合フィルタと判定帰還形等化器
を組み合わせる方式が考えられている。図６において、
復調回路（図示せず）より入力されたアナログ・ベース
バンド信号は、利得調整回路１４に入力されて、伝搬路
でマルチパス・フェージングが発生し波形歪が生じた場
合にも、後置されるＡ／Ｄ変換器１５の規定入力範囲を
越えない様に圧縮率１／Ｋ（Ｋ＞１又はＫ＝１）で圧縮
された後に、Ａ／Ｄ変換器１５に入力される。一方、端
子１２に入力される周波数ｆｃのクロック信号ＣＬＫ１
は、２てい倍回路２８により２てい倍されて、周波数２
ｆｃのクロック信号ＣＬＫ２として、Ａ／Ｄ変換器１５
に印加される。Ａ／Ｄ変換器１５は標本化２ｆｃで、利
得調整回路１４の出力アナログベースバンド信号を標本
化し、かつ、量子化し、Ｎビットのデジタル信号列ＤＳ
１として５タップのトランスバーサル・フィルタ部１０
３に入力される。
【００２０】トランスバーサル・フィルタ１０３は、縦
続接続された第１ないし第４の遅延回路（遅延時間Ｔ／
２）２９〜３２と、第１の遅延回路２９の入力に接続さ
れる第１の乗算器３３と第１ないし第４の遅延回路の出
力にそれぞれ接続される第２ないし第５の乗算器３４〜
３７と、第１ないし第５の乗算器の出力を加算する加算
器３８から構成される。第１ないし第５の乗算器３３〜
３７には、タップ係数発生回路１０４よりそれぞれタッ
プ係数Ａ−２，Ａ−１，Ａ０，Ａ１，Ａ２が印加され、
それらの乗算出力を加算器３８で加算した結果である加
算器出力ＤＳ１はマルチパス・フェージング伝送路に起
因する非対称なインパルス応答を対称化する。
続接続された第１ないし第４の遅延回路（遅延時間Ｔ／
２）２９〜３２と、第１の遅延回路２９の入力に接続さ
れる第１の乗算器３３と第１ないし第４の遅延回路の出
力にそれぞれ接続される第２ないし第５の乗算器３４〜
３７と、第１ないし第５の乗算器の出力を加算する加算
器３８から構成される。第１ないし第５の乗算器３３〜
３７には、タップ係数発生回路１０４よりそれぞれタッ
プ係数Ａ−２，Ａ−１，Ａ０，Ａ１，Ａ２が印加され、
それらの乗算出力を加算器３８で加算した結果である加
算器出力ＤＳ１はマルチパス・フェージング伝送路に起
因する非対称なインパルス応答を対称化する。
【００２１】ここで、タップ間隔（遅延回路２９〜３２
の遅延時間）がＴ／２に選ばれているのは、直接波と反
射波の遅延時間がＴ／２や３／２Ｔの近辺の値をとって
も十分なインパルス応答の対称化をはかるためである。
またタップ数も５タップに限らず、他タップ数を用いる
ことももちろん可能である。遅延回路２９〜３２は、周
波数２ｆｃのクロック入力で動作するフリップ・フロッ
プで構成できる。
の遅延時間）がＴ／２に選ばれているのは、直接波と反
射波の遅延時間がＴ／２や３／２Ｔの近辺の値をとって
も十分なインパルス応答の対称化をはかるためである。
またタップ数も５タップに限らず、他タップ数を用いる
ことももちろん可能である。遅延回路２９〜３２は、周
波数２ｆｃのクロック入力で動作するフリップ・フロッ
プで構成できる。
【００２２】次に、前記加算回路３８の出力信号はＴ／
２周期になっているが、送信信号列を得るのに必要な情
報はＴ秒周期で表れ、他はトランジェントの過程である
ので不要である。従ってラッチ回路（例えば周波数ｆｃ
のクロック入力で動作するフリップ・フロップ）３９に
より、Ｔ秒ごとの情報信号を選んでＡＭＦ３０２の出力
信号ＤＳ２として判定帰還形等化器３０１に出力する。
今、ρ＝1.1 のマルチパス・フェージングによりＡＭＦ
３０２の入力信号ＤＳ０のインパルス応答が図８（ｂ）
の様にｔ＝−Ｔに大きな符号間干渉を生じていても、Ａ
ＭＦ３０２の出力信号ＤＳ２のインパルス応答は図８
（ｃ）の様に対称な形となる。すなわち、判定帰還形等
化器でも等化不能な図８（ｂ）に示すｔ＝−Ｔの大きな
符号間干渉は、図８（ｃ）に示すｔがプラスマイナスＴ
の小さな符号間干渉に変換されるが、これらの符号間干
渉は判定帰還形等化器３０１で十分等化できる。
２周期になっているが、送信信号列を得るのに必要な情
報はＴ秒周期で表れ、他はトランジェントの過程である
ので不要である。従ってラッチ回路（例えば周波数ｆｃ
のクロック入力で動作するフリップ・フロップ）３９に
より、Ｔ秒ごとの情報信号を選んでＡＭＦ３０２の出力
信号ＤＳ２として判定帰還形等化器３０１に出力する。
今、ρ＝1.1 のマルチパス・フェージングによりＡＭＦ
３０２の入力信号ＤＳ０のインパルス応答が図８（ｂ）
の様にｔ＝−Ｔに大きな符号間干渉を生じていても、Ａ
ＭＦ３０２の出力信号ＤＳ２のインパルス応答は図８
（ｃ）の様に対称な形となる。すなわち、判定帰還形等
化器でも等化不能な図８（ｂ）に示すｔ＝−Ｔの大きな
符号間干渉は、図８（ｃ）に示すｔがプラスマイナスＴ
の小さな符号間干渉に変換されるが、これらの符号間干
渉は判定帰還形等化器３０１で十分等化できる。
【００２３】次に制御信号発生回路１０４について説明
する。図４は制御信号発生回路１０４のうち、１タップ
分の構成の１例を示している。符号間干渉を等化された
判定帰還形等化器３０１の出力信号Ｄ１は乗算器６に入
力される。一方、適応整合フィルタ３０２の入力信号Ｄ
２は、Ｄ１との遅延時間を調整する遅延回路４に入力さ
れる。遅延回路４の出力はラッチ回路５に入力され、周
波数ｆｃのＣＬＫ１によってラッチされてラッチ回路５
からＴ周期のデータが出力される。ラッチ回路５の出力
は乗算器６に入力され、Ｄ２と乗算される。
する。図４は制御信号発生回路１０４のうち、１タップ
分の構成の１例を示している。符号間干渉を等化された
判定帰還形等化器３０１の出力信号Ｄ１は乗算器６に入
力される。一方、適応整合フィルタ３０２の入力信号Ｄ
２は、Ｄ１との遅延時間を調整する遅延回路４に入力さ
れる。遅延回路４の出力はラッチ回路５に入力され、周
波数ｆｃのＣＬＫ１によってラッチされてラッチ回路５
からＴ周期のデータが出力される。ラッチ回路５の出力
は乗算器６に入力され、Ｄ２と乗算される。
【００２４】乗算器６の出力は加算器７に入力され、累
積加算されて加算器７からＮ2 ビットの加算結果が出力
される。加算器７の出力はラッチ回路８に入力され、Ｎ
2 ビットのタップ制御信号がラッチ回路８から出力され
る。タイマー回路９にはＣＬＫ１が入力され、加算器７
をリセットするリセット信号及びラッチ回路８を制御す
るラッチ信号が出力される。
積加算されて加算器７からＮ2 ビットの加算結果が出力
される。加算器７の出力はラッチ回路８に入力され、Ｎ
2 ビットのタップ制御信号がラッチ回路８から出力され
る。タイマー回路９にはＣＬＫ１が入力され、加算器７
をリセットするリセット信号及びラッチ回路８を制御す
るラッチ信号が出力される。
【００２５】上述した構成のタップ制御信号発生回路に
おいて、図６の制御信号Ａｉ（ｉ＝−２，−１，０，
１，２）を生成する過程を説明する。適応整合フィルタ
の制御信号ＡｉはＤ１とＤ２の相関をとり、時間平均す
ることにより式の様に求めることができる。
おいて、図６の制御信号Ａｉ（ｉ＝−２，−１，０，
１，２）を生成する過程を説明する。適応整合フィルタ
の制御信号ＡｉはＤ１とＤ２の相関をとり、時間平均す
ることにより式の様に求めることができる。
【００２６】
【００２７】この様な計算をするために図４において端
子２より入力されるＴ／２周期のデータＤ２を、遅延回
路４により遅延させ、Ｄ１とＤ２の時間関係を調整し、
ラッチ回路５によりＴ周期のデータとして乗算器６に入
力する。また、時間平均をとる時の期間Ｌはタイマー回
路９により設定され、期間Ｌごとに加算器７により累積
加算された結果をラッチしてタップ制御信号として出力
し、その直後に加算器７をリセットしている。
子２より入力されるＴ／２周期のデータＤ２を、遅延回
路４により遅延させ、Ｄ１とＤ２の時間関係を調整し、
ラッチ回路５によりＴ周期のデータとして乗算器６に入
力する。また、時間平均をとる時の期間Ｌはタイマー回
路９により設定され、期間Ｌごとに加算器７により累積
加算された結果をラッチしてタップ制御信号として出力
し、その直後に加算器７をリセットしている。
【００２８】以上述べたように適応整合フィルタ３０２
と判定帰還形等化器３０１とを組み合わせることによ
り、シグニチャは図１２の様になり、判定帰還形等化器
のみの場合の図１１に示すシグニチャに比較してρ＞１
の領域でのフェージング等化特性が大幅に改善される。
と判定帰還形等化器３０１とを組み合わせることによ
り、シグニチャは図１２の様になり、判定帰還形等化器
のみの場合の図１１に示すシグニチャに比較してρ＞１
の領域でのフェージング等化特性が大幅に改善される。
【００２９】
【発明が解決しようとする課題】上述した従来の適応整
合フィルタのタップ制御信号発生回路においては、加算
器７の出力をそのままラッチして制御信号としているた
め、Ｄ１とＤ２の相関が小さく、等化特性の改善効果の
ほとんどない場合にもタップの制御信号は相関の大きさ
に応じた値を持つ。この様な場合には、等化特性の改善
効果がないというだけでなく、そのタップの位置に新た
に符号間干渉が発生してしまうという欠点を有する。
合フィルタのタップ制御信号発生回路においては、加算
器７の出力をそのままラッチして制御信号としているた
め、Ｄ１とＤ２の相関が小さく、等化特性の改善効果の
ほとんどない場合にもタップの制御信号は相関の大きさ
に応じた値を持つ。この様な場合には、等化特性の改善
効果がないというだけでなく、そのタップの位置に新た
に符号間干渉が発生してしまうという欠点を有する。
【００３０】
【課題を解決するための手段】本発明では、伝搬路のフ
ェージング等により生ずる非対称なインパルス応答を対
称化する適応整合フィルタの各タップを制御する制御信
号発生装置において、符号間干渉を除去した後のＴ周期
の等化後データを入力する乗算器と、前記適応整合フィ
ルタの入力であるＴ／ｎ周期（ｎは自然数）のデータを
分岐入力し，前記等化後データとの時間関係を調整する
遅延回路と、前記遅延回路の出力を周波数ｆｃのクロッ
クでラッチして，Ｔ周期のデータを出力する第１ラッチ
回路と、前記第１ラッチ回路の出力を前記乗算器に入力
し，前記等化後データと乗算して得られる前記乗算器出
力を入力し，累積加算する加算器と、前記加算器の出力
のうち上位Ｎ1 ビットを入力し，前記適応整合フィルタ
のタップを制御するＮ2 ビット（Ｎ2 ＞Ｎ1 ）のタップ
制御信号のうち上位Ｎ1 ビットを出力する第２ラッチ回
路と、この第２ラッチ回路の出力のうち最上位ビット
（極性ビット）を入力し、前記タップ制御信号のうち第
（Ｎ1 ＋１）ビットから第Ｎ2 ビットまでを出力する反
転回路と、前記周波数ｆｃのクロックを入力し前記加算
器をリセットするリセット信号及び，前記第２ラッチ回
路を制御するラッチ信号を出力するタイマー回路とを備
える、という構成をとっている。これによって前述した
目的を達成しようとするものである。
ェージング等により生ずる非対称なインパルス応答を対
称化する適応整合フィルタの各タップを制御する制御信
号発生装置において、符号間干渉を除去した後のＴ周期
の等化後データを入力する乗算器と、前記適応整合フィ
ルタの入力であるＴ／ｎ周期（ｎは自然数）のデータを
分岐入力し，前記等化後データとの時間関係を調整する
遅延回路と、前記遅延回路の出力を周波数ｆｃのクロッ
クでラッチして，Ｔ周期のデータを出力する第１ラッチ
回路と、前記第１ラッチ回路の出力を前記乗算器に入力
し，前記等化後データと乗算して得られる前記乗算器出
力を入力し，累積加算する加算器と、前記加算器の出力
のうち上位Ｎ1 ビットを入力し，前記適応整合フィルタ
のタップを制御するＮ2 ビット（Ｎ2 ＞Ｎ1 ）のタップ
制御信号のうち上位Ｎ1 ビットを出力する第２ラッチ回
路と、この第２ラッチ回路の出力のうち最上位ビット
（極性ビット）を入力し、前記タップ制御信号のうち第
（Ｎ1 ＋１）ビットから第Ｎ2 ビットまでを出力する反
転回路と、前記周波数ｆｃのクロックを入力し前記加算
器をリセットするリセット信号及び，前記第２ラッチ回
路を制御するラッチ信号を出力するタイマー回路とを備
える、という構成をとっている。これによって前述した
目的を達成しようとするものである。
【００３１】
【作用】適応整合フィルタのタップを制御するＮ2 ビッ
トの制御信号のうち上位Ｎ1 ビット（Ｎ2 ＞Ｎ1 ）は、
判定帰還形等価器の出力信号Ｄ１と適応整合フィルタの
入力信号Ｄ２の相関結果の時間平均により求め、第（Ｎ
1 ＋１）ビットから第Ｎ2 ビットまでは第１ビット（極
性ビット）の反転とすることにより、Ｄ１とＤ２の相関
が大きく、制御信号のレベルの絶対値が第Ｎ1 ビットの
桁以上に大きくなる場合には適応的に制御信号が得ら
れ、Ｄ１とＤ２の相関がそれよりも小さい場合には、制
御信号の絶対値は最小にしぼられる。これにより、適応
整合フィルタの各タップのうち、フェージング等化特性
の改善に効果のあるタップのみを用い、その他のタップ
を最小にしぼるという制御を適応的に行う制御信号を得
ることができる。
トの制御信号のうち上位Ｎ1 ビット（Ｎ2 ＞Ｎ1 ）は、
判定帰還形等価器の出力信号Ｄ１と適応整合フィルタの
入力信号Ｄ２の相関結果の時間平均により求め、第（Ｎ
1 ＋１）ビットから第Ｎ2 ビットまでは第１ビット（極
性ビット）の反転とすることにより、Ｄ１とＤ２の相関
が大きく、制御信号のレベルの絶対値が第Ｎ1 ビットの
桁以上に大きくなる場合には適応的に制御信号が得ら
れ、Ｄ１とＤ２の相関がそれよりも小さい場合には、制
御信号の絶対値は最小にしぼられる。これにより、適応
整合フィルタの各タップのうち、フェージング等化特性
の改善に効果のあるタップのみを用い、その他のタップ
を最小にしぼるという制御を適応的に行う制御信号を得
ることができる。
【００３２】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の制御信号発生回路の１タ
ップ分の構成を示すブロック図、図２は図１のうち乗算
器６の入力までの動作を説明するためのタイミングチャ
ート、図３は本実施例及び従来の制御信号発生回路によ
り得られる制御信号のレベルを説明するための図であ
る。
る。図１は本発明の一実施例の制御信号発生回路の１タ
ップ分の構成を示すブロック図、図２は図１のうち乗算
器６の入力までの動作を説明するためのタイミングチャ
ート、図３は本実施例及び従来の制御信号発生回路によ
り得られる制御信号のレベルを説明するための図であ
る。
【００３３】図１において、端子１より入力される等化
後のデータＤ１は、乗算器６に入力される。端子２より
入力される適応整合フィルタの入力信号Ｄ２は、Ｔ／２
周期のデータであり、遅延回路４によりＤ１との時間関
係を調整され、ラッチ回路５に入力され、端子３より入
力される周波数ｆｃのクロック（ＣＬＫ１）によりラッ
チされ、Ｔ周期のデータとして乗算器６に入力される。
乗算器６の出力は加算器７に入力され累積加算される。
加算器７の出力のうち上位Ｎ1 ＝４ビットは、ラッチ回
路８に入力され、ラッチされて制御信号Ｎ2 ＝８ビット
のうちの上位４ビットとして出力される。制御信号のう
ち第１ビットは反転回路１０で反転され、制御信号の第
５ビットから第８ビットとして出力される。またＣＬＫ
１はタイマー回路９に入力され、加算器７をリセットす
るリセット信号及びラッチ回路８を制御するラッチ信号
がタイマー回路９から出力される。図４の適応整合フィ
ルタ３０２のタップ制御信号は式により求められる。
後のデータＤ１は、乗算器６に入力される。端子２より
入力される適応整合フィルタの入力信号Ｄ２は、Ｔ／２
周期のデータであり、遅延回路４によりＤ１との時間関
係を調整され、ラッチ回路５に入力され、端子３より入
力される周波数ｆｃのクロック（ＣＬＫ１）によりラッ
チされ、Ｔ周期のデータとして乗算器６に入力される。
乗算器６の出力は加算器７に入力され累積加算される。
加算器７の出力のうち上位Ｎ1 ＝４ビットは、ラッチ回
路８に入力され、ラッチされて制御信号Ｎ2 ＝８ビット
のうちの上位４ビットとして出力される。制御信号のう
ち第１ビットは反転回路１０で反転され、制御信号の第
５ビットから第８ビットとして出力される。またＣＬＫ
１はタイマー回路９に入力され、加算器７をリセットす
るリセット信号及びラッチ回路８を制御するラッチ信号
がタイマー回路９から出力される。図４の適応整合フィ
ルタ３０２のタップ制御信号は式により求められる。
【００３４】
【００３５】例えばＡ2 を生成する場合には、図２の様
にＤ２は遅延回路４によりＤ１との時間関係を調整さ
れ、ラッチ回路５によりＴ周期のデータとして出力さ
れ、乗算器６により「Ｄ１（ｋ）×Ｄ２（ｋ−１）」の
演算が行われる。
にＤ２は遅延回路４によりＤ１との時間関係を調整さ
れ、ラッチ回路５によりＴ周期のデータとして出力さ
れ、乗算器６により「Ｄ１（ｋ）×Ｄ２（ｋ−１）」の
演算が行われる。
【００３６】この乗算結果を時間平均する際の平均をと
る期間Ｌは、タイマー回路９により設定される。タイマ
ー回路９は期間Ｌごとにラッチ信号を出力し、この時の
ラッチ回路８の入力４ビットを制御信号４ビットとして
出力し、期間Ｌの間この出力を保持する。また、ラッチ
した直後にタイマー回路９はリセット信号を出力し、加
算器７をリセットする。そして加算器７はリセットされ
た状態から再び乗算器６の出力を累積加算し、期間Ｌの
間加算を続ける。
る期間Ｌは、タイマー回路９により設定される。タイマ
ー回路９は期間Ｌごとにラッチ信号を出力し、この時の
ラッチ回路８の入力４ビットを制御信号４ビットとして
出力し、期間Ｌの間この出力を保持する。また、ラッチ
した直後にタイマー回路９はリセット信号を出力し、加
算器７をリセットする。そして加算器７はリセットされ
た状態から再び乗算器６の出力を累積加算し、期間Ｌの
間加算を続ける。
【００３７】上述した様に、図１において制御信号のう
ち上位４ビットは従来と同様に生成しているが、第５ビ
ットから第８ビットまでは第１ビットの反転としてい
る。図３（ａ）はこの場合にタップ制御信号がとり得る
レベルを自然２進数で表示している。第１ビットは極性
を表し、第Ｎビット（Ｎ≧２）は２-(N-1)の桁を表して
いる。この時、図３（ｂ）に示す従来の制御信号発生回
路による制御信号において、「10000000〜10001111」と
いう値をとっていた場合について本実施例では、制御信
号は「10000000」となる。同様に従来の制御信号が「01
110000〜01111111」という値をとっていた場合に、本実
施例では、制御信号は「01111111」となる。このように
Ｄ１とＤ２の相関が小さく、従来の制御信号のレベルが
「01110000〜10001111」という絶対値の小さい場合に、
本実施例の制御信号発生回路による制御信号は、「0111
1111または10000000」となり、制御信号のレベルの絶対
値は最小にしぼられている。これにより適応整合フィル
タの各タップのうち、等化特性の改善効果がないタップ
については新たに符号間干渉を発生しないように出力を
最小にしぼることができる。
ち上位４ビットは従来と同様に生成しているが、第５ビ
ットから第８ビットまでは第１ビットの反転としてい
る。図３（ａ）はこの場合にタップ制御信号がとり得る
レベルを自然２進数で表示している。第１ビットは極性
を表し、第Ｎビット（Ｎ≧２）は２-(N-1)の桁を表して
いる。この時、図３（ｂ）に示す従来の制御信号発生回
路による制御信号において、「10000000〜10001111」と
いう値をとっていた場合について本実施例では、制御信
号は「10000000」となる。同様に従来の制御信号が「01
110000〜01111111」という値をとっていた場合に、本実
施例では、制御信号は「01111111」となる。このように
Ｄ１とＤ２の相関が小さく、従来の制御信号のレベルが
「01110000〜10001111」という絶対値の小さい場合に、
本実施例の制御信号発生回路による制御信号は、「0111
1111または10000000」となり、制御信号のレベルの絶対
値は最小にしぼられている。これにより適応整合フィル
タの各タップのうち、等化特性の改善効果がないタップ
については新たに符号間干渉を発生しないように出力を
最小にしぼることができる。
【００３８】また、従来の制御信号のレベルが「100100
00以上あるいは01101111以下」となるような場合には、
本実施例の制御信号のうち、上位４ビットが適応的に変
化して適応整合フィルタの動作の制御を行う。この時、
本実施例の制御信号は従来の制御信号よりも精度が粗く
なっている。しかし、ここでの適応整合フィルタの役割
は、図８（ｂ）に示すような、主信号より前に符号間干
渉が生じる場合に、その干渉成分を図８（ｃ）の如く主
信号の前後に分散させ、後置される判定帰還形等化器３
０１のうち前方等化器２０１の負担を軽減することにあ
る。従って適応整合フィルタの制御信号の精度は、多少
粗くても、干渉成分を前方等化器２０１の等化能力の範
囲内に低減することができれば、前方等化器２０１及び
後方等化器２０２により符号間干渉は完全に等化され
る。
00以上あるいは01101111以下」となるような場合には、
本実施例の制御信号のうち、上位４ビットが適応的に変
化して適応整合フィルタの動作の制御を行う。この時、
本実施例の制御信号は従来の制御信号よりも精度が粗く
なっている。しかし、ここでの適応整合フィルタの役割
は、図８（ｂ）に示すような、主信号より前に符号間干
渉が生じる場合に、その干渉成分を図８（ｃ）の如く主
信号の前後に分散させ、後置される判定帰還形等化器３
０１のうち前方等化器２０１の負担を軽減することにあ
る。従って適応整合フィルタの制御信号の精度は、多少
粗くても、干渉成分を前方等化器２０１の等化能力の範
囲内に低減することができれば、前方等化器２０１及び
後方等化器２０２により符号間干渉は完全に等化され
る。
【００３９】なお、本実施例においては、Ｎ1 ＝４，Ｎ
2 ＝８として動作説明を行ったが、これは１例であり変
調方式等により適切な値を選ぶことができる。また、Ｄ
１，Ｄ２として等化後データ及び適応整合フィルタの入
力データのうち第１ビット（極性ビット）同士あるいは
任意の上位ｍビットを用いることができる。使用するビ
ット数が多くなれば、ハードウエアは大きくなるが、そ
れだけキメ細かな制御が可能となる。
2 ＝８として動作説明を行ったが、これは１例であり変
調方式等により適切な値を選ぶことができる。また、Ｄ
１，Ｄ２として等化後データ及び適応整合フィルタの入
力データのうち第１ビット（極性ビット）同士あるいは
任意の上位ｍビットを用いることができる。使用するビ
ット数が多くなれば、ハードウエアは大きくなるが、そ
れだけキメ細かな制御が可能となる。
【００４０】
【発明の効果】以上説明したように、本発明によると、
全デジタル形の適応整合フィルタのタップを制御する制
御信号発生回路において制御信号の第（Ｎ1 ＋１）番目
以後のビットについて、制御信号の最上位ビットの反転
とすることで、相関が小さくフェージング等化特性の改
善に効果のないタップについて制御信号のレベルの絶対
値を最小とし、そのタップによる符号間干渉をなくすと
いう従来にない優れた制御信号発生装置を提供すること
ができる。
全デジタル形の適応整合フィルタのタップを制御する制
御信号発生回路において制御信号の第（Ｎ1 ＋１）番目
以後のビットについて、制御信号の最上位ビットの反転
とすることで、相関が小さくフェージング等化特性の改
善に効果のないタップについて制御信号のレベルの絶対
値を最小とし、そのタップによる符号間干渉をなくすと
いう従来にない優れた制御信号発生装置を提供すること
ができる。
【図１】本発明の一実施例を示す制御信号発生回路のブ
ロック図である。
ロック図である。
【図２ないし図３】図１の動作説明のためのタイミング
チャートである。
チャートである。
【図４】従来例を示すブロック図である。
【図５】背景技術を示すブロック図である。
【図６】背景技術を示すブロック図である。
【図７】図９の原理説明のためのブロック図である。
【図８】図９の原理説明のための波形図である。
【図９】図９の原理説明のための説明図である。
【図１０】図９の原理説明のための説明図である。
【図１１】図５の自動等化器の等化能力を示す図であ
る。
る。
【図１２】図６の自動等化器の等化能力を示す図であ
る。
る。
１〜３，１１〜１３ 端子 ４ 遅延回路 ５，８ ラッチ回路 ６ 乗算器 ７ 加算器 ９ タイマー回路 １０ 反転回路 １０３，１０５ トランスバーサルフィルタ １０４ 制御信号発生回路 １０６，３０１ 判定帰還形等化器 ２０１ 前方等化器 ２０２ 後方等化器 ３０２ 適応整合フィルタ
【数１】
Claims (1)
- 【請求項１】 伝搬路のフェージング等により生ずる非
対称なインパルス応答を対称化する適応整合フィルタの
各タップを制御する制御信号発生装置において、符号間
干渉を除去した後のＴ周期の等化後データを入力する乗
算器と、前記適応整合フィルタの入力であるＴ／ｎ周期
（ｎは自然数）のデータを分岐入力し，前記等化後デー
タとの時間関係を調整する遅延回路と、前記遅延回路の
出力を周波数ｆｃのクロックでラッチして，Ｔ周期のデ
ータを出力する第１ラッチ回路と、前記第１ラッチ回路
の出力を前記乗算器に入力し，前記等化後データと乗算
して得られる前記乗算器出力を入力し，累積加算する加
算器と、前記加算器の出力のうち上位Ｎ1 ビットを入力
し，前記適応整合フィルタのタップを制御するＮ2 ビッ
ト（Ｎ2 ＞Ｎ1 ）のタップ制御信号のうち上位Ｎ1 ビッ
トを出力する第２ラッチ回路と、この第２ラッチ回路の
出力のうち最上位ビット（極性ビット）を入力し、前記
タップ制御信号のうち第（Ｎ1 ＋１）ビットから第Ｎ2
ビットまでを出力する反転回路と、前記周波数ｆｃのク
ロックを入力し前記加算器をリセットするリセット信号
及び，前記第２ラッチ回路を制御するラッチ信号を出力
するタイマー回路とを備えることを特徴とした制御信号
発生装置。
Priority Applications (3)
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|---|---|---|---|
| JP3360196A JPH05183456A (ja) | 1991-12-27 | 1991-12-27 | 制御信号発生装置 |
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| JP3360196A JPH05183456A (ja) | 1991-12-27 | 1991-12-27 | 制御信号発生装置 |
Publications (1)
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3360196A Withdrawn JPH05183456A (ja) | 1991-12-27 | 1991-12-27 | 制御信号発生装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |