JP3324496B2 - 自動等化器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、たとえば、デジ
タル無線通信方式の復調器にて使用される自動等化器に
おいて、アップダウンカウンタ（以後、Ｕ／Ｄカウンタ
と略記する）の段数を可変することにより、フェージン
グに対する追随速度の向上を可能にして、フェージング
による伝送路の波形歪みや、他の無線システムからの干
渉を自動的に除去する自動等化器に関する。

【０００２】

【従来の技術】ディジタル無線通信方式において、周波
数の利用効率を高めるために、変調方式の多値化が進
み、それに伴い、フェージングによる伝送路の波形歪み
や、交差偏波間の干渉、他チャネルの無線システムから
の干渉などの影響が大きくなる。これらの線形歪みや干
渉を除去するために、自動等化器の開発が盛んに行われ
ており、たとえば、特開閉０２−２８８４３０公報に
は、フェージングによる信号の歪みをそれまでの歪みの
特性を統計的に経験値として記憶した値と、最新の歪み
の値に基づき予測した結果で等価回路の制御を行い、最
新の歪みの特性を統計処理して、経験値として自己学習
的に加えることにより、フェージングが発生しても補正
可能とすることが開示されている。

【０００３】また、特開平０４−２７１５０８号公報に
は、判定帰還形等化器の前に伝送路のインパルス・レス
ポンスを対称化する全ディジタル方式の適応型整合フィ
ルタを置き、タップ係数を相関検出法によりフェージン
グの状態に応じて適応的に制御することが開示されてい
る。特開平０５−１４１３１号公報には、入力信号とト
ランスバーサル・フィルタの出力信号の差を伝搬歪の時
間変動と大きさを検出し、その検出値に応じて更新アル
ゴリズム選択器から最も演算量が少なく、十分等化可能
なアルゴリズムを選択し、タップ係数更新器においてト
ランスバーサル・フィルタのタップ係数を更新すること
が開示されている。

【０００４】さらに、特開平０４−１５９１２５号公報
には、自動利得回路で利得調整されたベースバンド信号
をＡ／Ｄ（アナログ／ディジタル）変換器でディジタル
化し、タップ係数制御回路で制御されるトランスバーサ
ル・フィルタに入力し、その出力信号をフェージング量
検出回路で制御される乗算器に入力し、出力レベルを修
正して出力する自動等化器について記載されている。こ
のようなトランスバーサル・フィルタのタップ係数を制
御するためにＵ／Ｄカウンタを用い、Ｕ／Ｄカウンタの
積分段数を任意に変えても誤動作のないタップ係数生成
できることが記載されている。

【０００５】一方、上記のような自動等化器の範疇に属
する従来のディジタル形トランスバーサル形等化器の一
例として、図３に示すようなディジタル形トランスバー
サル形自動等化器も知られている。この図３において、
従来のデジタル形トランスバーサル形自動等化器はＡ／
Ｄ変換器３１、トランスバーサル・フィルタ４０１、お
よび制御信号発生回路４０２から構成される。この例で
は、トランスバーサル・フィルタ４０１として、簡単の
ために３タップの物を使用している。また、簡単のため
に、入力信号として一次元ベースバンド信号を考えてい
る。

【０００６】しかしながら、入力信号が直交多値変調信
号を復調した場合に生じる同相および直交の二次元の成
分を持つベースバンド信号である場合も、この等化器を
組み合わせることにより、等化システムを簡単に構成す
ることができる。復調器（図示せず）からのアナログ・
ベースバンド信号は、Ａ／Ｄ変換器３１で標本・量子化
され、２進信号列である等化前信号に変換され、トラン
スバーサル・フィル４０１と制御信号発生回路４０２に
供給される。トランスバーサル・フィルタ４０１は遅延
素子３２，３３と、乗算器３４〜３６および加算器３７
より構成される３タップ形で、タップ４０３〜４０５を
有する。

【０００７】タップ４０３〜４０５のタップ出力信号は
乗算器３４〜３６にそれぞれ供給され、タップ係数を表
すタップ係数制御信号Ｂ−１，Ｂ０，Ｂ１が乗ぜられ
て、加算器３７に供給される。加算器３７の出力はフェ
ージングによる符号間干渉が除去されたものとなり、ト
ランスバーサル・フィルタ４０１の出力となる。以上の
ようにして、トランスバーサル・フィルタ４０１で符号
間干渉が除去された等化信号が出力される。

【０００８】判定器４０は、等化信号の振幅特性などを
判定して、判定信号を出力し、差分器４１に出力する。
差分器４１は等化信号と判定信号との差分をとって誤差
信号を出力して、相関器３８にこの誤差信号を送出す
る。相関器３８は、等化前信号と誤差信号との相関をと
り、相関信号を制御信号発生回路４０２のＵ／Ｄカウン
タ３９に出力する。トランスバーサル・フィルタ４０１
のタップ係数制御信号Ｂ−１，Ｂ０，Ｂ１は制御信号発
生回路４０２で決定される。

【０００９】制御信号発生回路４０２は相関器３８およ
びＵ／Ｄカウンタ３９より構成され、トランスバーサル
・フィルタ４０１の各タップに対応する時間平均された
相関値をタップ係数制御信号Ｂ−１，Ｂ０，Ｂ１として
出力して乗算器３４〜３６に送出する。上述した従来の
ディジタル形トランスバーサル形自動等化器と後述する
この発明の自動等化器の、タップ係数がフェージング補
償のための最適値に収束するまでの変動を図４に示す。
この図４における破線の特性Ａが従来のディジタル形ト
ランスバーサル形自動等化器の特性を示す。

【００１０】

【発明が解決しようとする課題】この図４からも明らか
なように、従来のディジタル形トランスバーサル形自動
等化器の場合には、タップ係数をフェージング補償のた
めの最適値に収束させるのに時間がかかる。このため
に、変動の速いフェージングで発生する振幅特性、また
は符合間干渉の変化に対して追従できないという課題が
ある。

【００１１】この発明は、上記従来の課題を解決するた
めになされたもので、フェージングに対する追従速度を
向上させることができ、短時間でタップ係数をフェージ
ング補償のための最適値に収束させることができる自動
等化器を提供することを目的とする。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、この発明の自動等化器は、ベースバンド信号をディ
ジタル変換したディジタル信号をタップ係数の制御信号
に基づきタップ係数がフェージング補償のための最適化
に収束するのを早めることで自動等化して等化信号を出
力するトランスバーサル・フィルタと、前記トランスバ
ーサル・フィルタから出力される前記等化信号を判定し
て判定信号を出力する判定器と、前記等化信号と前記判
定信号との差分をとって誤差信号を出力する差分器と、
等化前の前記ディジタル信号と前記誤差信号との相関値
の連続性を検出し、前記相関値の連続性が高い追随状態
の場合にはアップ／ダウンカンタの段数を小さくし、か
つ前記相関値の連続性が低い定常状態の場合にはアップ
／ダウンカウンタの段数を大きくすることにより前記ア
ップ／ダウンカンタの段数、すなわちタップ係数の時定
数を最適に可変制御する制御信号発生回路とを備えるこ
とを特徴とする。

【００１３】この発明の自動等化器によれば、ベースバ
ンド信号をディジタル変換したディジタル信号をトラン
スバーサル・フィルタに入力することにより自動等化し
て等化信号を判定器に送出する。判定器で等化信号を判
定した判定信号と等化信号とを差分器に入力して誤差信
号を制御信号発生回路に送出する。制御信号発生回路で
は、トランスバーサル・フィルタの等化前のディジタル
信号と誤差信号との相関値の連続性を検出し、相関値の
連続性が高い追随状態の場合には、アップ／ダウンカン
タの段数を小さくし、かつ相関値の連続性が低い定常状
態の場合には、アップ／ダウンカウンタの段数を大きく
する制御信号をトランスバーサル・フィルタの各タップ
に供給することによりタップ係数の時定数を最適に可変
制御する。よって、フェージングに対する追従速度を向
上させることができ、短時間でタップ係数をフェージン
グ補償のための最適値に収束させることができる。

【００１４】

【発明の実施の形態】次に、この発明による自動等化器
の実施の形態について図面に基づき説明する。図１はこ
の発明による第１実施の形態の構成を示すブロック図で
ある。この図１に示す第１実施の形態では、ディジタル
無線通信方式における復調器に適用した例を示すもので
ある。この図１において、図示しない復調器からのアナ
ログの入力ベースバンド信号がＡ／Ｄ変換器１に入力さ
れるようになっている。このＡ／Ｄ変換器１と後述する
制御信号発生回路１０２の段数制御回路２０１には、ク
ロック信号が入力されるようになっている。

【００１５】このクロック信号のタイミングで前記復調
器からのアナログの入力バースト信号がＡ／Ｄ変換器１
でディジタル化されるようになっている。Ａ／Ｄ変換さ
れた等化前のベースバンド信号のディジタル信号はトラ
ンスバーサル・フィルタ１０１側と制御信号発生回路１
０２側とに２分岐され、その一方は、トランスバーサル
・フィルタ１０１の遅延素子２，３に順次入力されるよ
うになっているとともに、分岐された他方は制御信号発
生回路１０２の相関器８に入力されるようになってい
る。トランスバーサル・フィルタ１０１の遅延素子２，
３の入力端側と遅延素子３の出力端側には、それぞれタ
ップ１０４，１０５，１０６が設けられている。トラン
スバーサル・フィルタ１０１は３タップ形の場合が例示
されている。

【００１６】これらのタップ１０４，１０５，１０６は
それぞれ乗算器４，５，６の各一方の入力端に接続され
ている。乗算器４，５，６の各他方の入力端は、制御信
号発生回路１０２のＵ／Ｄカウンタ９の出力端に接続さ
れている。乗算器４，５，６の各出力端は、加算器７の
入力単に接続されている。加算器７の出力端から等価信
号が出力されるようになっており、かくして、遅延素子
２，３タップ１０４〜１０６、乗算器４〜６、加算器７
によりトランスバーサル・フィルタ１０１を構成してい
る。

【００１７】前記トランスバーサル・フィルタ１０１の
出力すなわち、加算器７から出力される等化信号は判定
器１０の入力端に入力されるようになっている。判定器
１０は等化信号の振幅特性、遅延周波数特性などの判定
を行うものであり、この判定器１０の出力信号、すなわ
ち、判定信号と加算器７から出力される等化信号とが差
分器１１に入力されるようになっている。差分器１１の
出力は前記相関器８に入力されるようになっている。相
関器８は、等化前信号と誤差信号との相関をとり、Ｕ／
Ｄカウンタ９と段数制御回路２０１に出力するようにな
っている。

【００１８】段数制御回路２０１には、同期はずれ検出
回路１０３からベースバンド信号の非同期状態時に非同
期検出信号も入力されるようになっている。段数制御回
路２０１は相関器８から出力される等化前信号と誤差信
号との相関値を基にＵ／Ｄカウンタ９の段数制御信号を
出力するようになっている。このＵ／Ｄカウンタ９は相
関器８から出力される相関信号と段数制御回路２０１か
ら出力される段数制御信号とを入力してＵ／Ｄカウンタ
９の段数、すなわち、トランスバーサル・フィルタ１０
１のタップ係数の時定数が最適になるように、タップ係
数制御信号Ａ−１，Ａ０，Ａ１を乗算器４〜６に出力す
るようになっている。

【００１９】前記段数制御回路２０１の詳細な内部構成
は図２のブロック図に示されている。この図２におい
て、前記非同期検出信号はフリップ・フロップ回路（以
下、ＦＦという）１５に入力されるようになっている。
このＦＦ１５のクロック入力端およびシフトレジスタ１
６には、クロック信号が入力されるようになっている。
ＦＦ１５の出力はＯＲ回路１８の入力端に入力されうよ
うになっている。ＯＲ回路１８には、パワーオンリセッ
トパルスも入力されるようになっている。ＯＲ回路１８
の出力から出力されるリセット信号ＲＳＴは減算器１３
と「Ｈ」パルス出力器１７の入力端に入力されるように
なっている。

【００２０】また、前記図１で示した相関器８から出力
される相関信号は加算器１２の一方の入力端と、前記シ
フトレジスタ１６の入力端に入力されるようになってい
る。加算器１２の他方の入力端には、ＦＦ１４の出力信
号も入力されるようになっている。加算器１２の出力信
号は、減算器１３の入力端に入力されるようになってい
る。減算器１３には、加算器１２の出力信号と、シフト
レジスタ１６の出力信号と、ＯＲ回路１８から出力され
るリセット信号ＲＳＴとが入力されるようになってい
る。

【００２１】減算器１３は、ベースバンド信号の同期状
態時に加算器１２の出力信号からシフトレジスタ１６の
出力信号の減算を行ない、ベースバンド信号の非同期時
には、ＯＲ回路１８から出力されるリセット信号ＲＳＴ
により減算結果がリセットされるようになっている。減
算器１３の出力信号は、ＦＦ１５と連続度―段数制御信
号変換回路３０１に送出するようになっている。連続度
―段数制御信号変換回路３０１は、減算器１３の出力を
ある規則によりＵ／Ｄカウンタ９の段数制御信号に変換
するものである。この連続度―段数制御信号変換回路３
０１からは、段数制御信号が前記図１で示したＵ／Ｄカ
ウンタ９に送出するようになっている。

【００２２】次に、以上のように構成されたこの第１実
施の形態の動作について説明する。この第１実施の形態
では、自動等化器であるトランスバーサル・フィルタ１
０１において、定常状態ではタップ係数が安定している
方が誤り率特性が良いためタップ係数は大きい時定数が
必要であり、また追随状態では速い追随動作のためにタ
ップ係数は小さい時定数が必要であることと、トランス
バーサル・フィルタ１０１が定常状態で安定動作してい
る場合は相関器８の出力は「０」と「１」のマーク率が
ほぼ５０％であるのに対し、追随状態の場合は追随方向
に対してマーク率が偏っている特徴を利用するものであ
る。ここで、Ｕ／Ｄカウンタ９の出力は、トランスバー
サル・フィルタ１０１のタップ係数となり、Ｕ／Ｄカウ
ンタ段数はタップ係数の時定数となる。

【００２３】復調器からの入力ベースバンド信号を、Ａ
／Ｄ変換器１によりディジタル信号に変換し、この等化
前信号をトランスバーサル・フィルタ１０１に入力さ
れ、タップ１０４を通して乗算器4に入力されるととも
に、遅延素子２，３でそれぞれ遅延されて、タップ１０
５，１０６を通して乗算器５，６に入力される。乗算器
４〜６には、それぞれ後述するタップ係数制御信号Ａ−
１，Ａ０，Ａ１が入力され、このタップ係数制御信号Ａ
−１，Ａ０，Ａ１とタップ１０４〜１０６を通過した信
号との乗算を行い、各乗算器４〜６の出力信号を加算器
７で加算することにより符号間干渉が除去された等化信
号が出力される。等化信号は判定器１０により振幅特
性、遅延周波数特性などが判定されて判定信号を出力す
る。判定信号が差分器１１に入力される。差分器１１に
は等化信号も入力されており、差分器１１で等化信号と
判定信号との誤差を検出して誤差信号を制御信号発生回
路１０２の相関器８に送出する。

【００２４】制御信号発生回路１０２はトランスバーサ
ル・フィルタ１０１の各タップを制御するものであり、
制御信号発生回路１０２において、等化前信号と誤差信
号を用いて相関器８より出力される相関値の連続性を検
出し、相関値の連続性が高い、すなわち、追随状態の場
合はＵ／Ｄカウンタ９の段数を小さく、連続性が低い、
すなわち、定常状態の場合はＵ／Ｄカウンタ９の段数を
大きくすることにより、Ｕ／Ｄカウンタの段数、すなわ
ち、タップ係数の時定数を最適に可変制御することがで
きる。このＵ／Ｄカウンタ９の段数を制御する段数制御
回路２０１は、相関器８から出力される等化前信号と誤
差信号との相関値をもとに、Ｕ／Ｄカウンタ９の段数制
御信号を出力する回路である。

【００２５】この段数制御回路２０１の詳細な動作につ
いて図２を参照して説明する。段数制御回路２０１にお
いて、前記図１に示した相関器８から出力される相関信
号は、加算器１２とシフトレジスタ１６とに分岐され、
加算器１２は、ＦＦ１４からの出力と相関信号を加算し
減算器１３に出力する。シフトレジスタ１６は相関信号
を所定のＬタイムスロット遅延させ、減算器１３に出力
する。減算器１３は加算器１２とシフトレジスタ１６か
らの入力の減算結果である連続度信号を連続度−段数信
号変換回路３０１とＦＦ１４とに出力する。

【００２６】連続度−段数信号変換回路３０１は、連続
度信号を基にＬタイムスロット中における相関信号のど
ちらかの極性の割合を求め、相関値の連続性が高ければ
Ｕ／Ｄカウンタ９の段数を小さく、相関値の連続性が低
ければＵ／Ｄカウンタ９の段数を大きくするような段数
制御信号を図１で示したＵ／Ｄカウンタ９に出力する。
また、「Ｈ」パルス出力器１７の出力が「Ｌ」レベルの
ときは上記可変制御を行い、「Ｈ」レベルのときはＵ／
Ｄカウンタ９の段数を最も小さくするような段数制御信
号を出力する。

【００２７】等化前のディジタル化されたベースバンド
信号の非同期状態のときには、図１で示した同期外れ検
出回路１０３から非同期検出信号がＦＦ１５に入力され
る。ＦＦ１５には、クロック信号が入力され、このクロ
ック信号により、ＦＦ１５でベースバンド信号の変化点
を相関信号と一致させられた後、ＦＦ１５の出力信号が
ＯＲ回路１８に入力され、ＯＲ回路１８でパワーオンリ
セットパルスとＯＲされ、リセット信号ＲＳＴがＯＲ回
路１８から出力される。リセット信号ＲＳＴは、減算器
１３をリセットし、また、「Ｈ」パルス出力器１７はリ
セット信号ＲＳＴが入力されると、（Ｌ＋１）タイムス
ロット長の「Ｈ」パルスを連続度−段数制御信号変換回
路３０１に出力する。

【００２８】この連続度−段数制御信号変換回路３０１
は減算器１３から連続度信号を基に（Ｌ＋１）タイムス
ロット長により段数制御信号、すなわち、タップ係数制
御信号Ａ−１，Ａ０，Ａ１をそれぞれトランスバーサル
・フィルタ１０１のタップ１０４〜１０６に出力する。
ここで、タップ係数制御信号Ａ−１，Ａ０，Ａ１が得ら
れるための連続度−段数制御信号変換回路３０１に入力
される連続度信号について説明する。

【００２９】いま、加算器１２が累積加算を始めてｅ番
目に加算器１２に入力される相関信号をａ（ｅ）とし、
相関器動作開始（ｅ=０）と同時にパワーオンリセット
パルスがＯＲ回路１８に入力されるとすると、シフトレ
ジスタ１６の出力ｂ（ｅ）は ｂ（ｅ）＝０ ［０≦ｅ≦Ｌのとき］ ａ（ｅ−Ｌ） ［ｅ≧（Ｌ＋１）のとき］ となる。したがって、連続度−段数制御信号変換回路３
０１に入力される連続度信号ｃ（ｅ）は、 ｃ（ｅ）＝０ ［ｅ＝０のとき］ ａ（１）＋…＋ａ（ｅ） ［１≦ｅ≦Ｌのとき］ ａ（ｅ−Ｌ＋１）＋…＋ａ（ｅ） ［ｅ≧Ｌ＋１のとき］ となる。

【００３０】次に、同期状態では、減算器１３から連続
度−段数制御信号変換回路３０１に出力される連続度信
号ｃ（ｅ）は、ＦＦ１４により１タイムスロット遅れた
後、加算器１２に入力される。加算器１２により、新し
い相関信号ａ（ｅ）が加算され、減算器１３により、シ
フトレジスタ１６に記憶されているａ（ｅ−Ｌ）が差し
引かれることにより、１タイムスロットごとに連続度信
号ｃ（ｅ）が更新される。また、パワーオンおよび非同
期→同期時から（Ｌ＋１）タイムスロットまでの間は、
「Ｈ」パルス出力器１７から「Ｈ」パルスが出力され、
Ｕ／Ｄカウンタ９の段数が最も小さくなるような段数制
御信号が連続度−段数制御信号変換回路３０１により生
成される。

【００３１】このように、第１実施の形態では、復調器
にて使用される自動等化器において、同期状態ではＵ／
Ｄカウンタ９の段数を等化前信号と誤差信号の相関値の
連続性に応じて可変することにより、タップ係数がフェ
ージング補償のための最適値に収束するのを早めること
ができる。前記図４における実線で示す特性Ｂがこの第
１実施の形態における特性を示しており、従来の場合の
破線で示す特性Ａと比較しても明らかなように、タップ
係数がフェージング補償のための最適値に収束するのを
早めることができる。

【００３２】さらに、Ｕ／Ｄカウンタ９の段数制御信号
の値を１タイムスロットごとに更新するので、急速に変
動するフェージングに対して追随できるという効果を有
する。また、相関値データの不足するパワーオンおよび
おい非同期→同期時から（Ｌ＋１）タイムスロットまで
の間は、Ｕ／Ｄカウンタ９の段数が最も小さくなるよう
な段数制御信号を生成することにより、等化器の動作を
安定させるという効果を有する。なお、この発明は上記
第１実施の形態に限定されるものではなく、たとえば、
交差偏波干渉除去回路など他の等化器にも適用すること
ができる。また、たとえば、デジタル有線通信方式など
他の通信方式にも適用することができる。

【００３３】

【発明の効果】以上のように、この発明の自動等化器に
よれば、タップ係数がフェージング補償の最適値より離
れている場合は収束を早めるためにタップ係数制御信号
を粗く制御することにより、タップ係数の変化を早め、
相関値の連続性が低くなってきた時点でタップ係数制御
信号を細かく制御するようにしたので、タップ係数の収
束性を高め、誤り率特性を良くすることができ、その結
果、従来の自動等化器と比べて短時間でタップ係数をフ
ェージング補償のための最適値に収束させることができ
る。

【図面の簡単な説明】

【図１】この発明による自動等化器の第１実施の形態の
構成を示すブロック図である。

【図２】図１の自動等化器における制御信号発生回路の
内部の詳細な構成を信すブロック図である。

【図３】従来の自動等化器の構成を示すブロック図であ
る。

【図４】この発明および従来の自動等化器の時間対タッ
プ係数の関係を示す特性図である。

【符号の説明】

１……Ａ／Ｄ（アナログ／ディジタル）変換器、２，３
……遅延素子、４〜６乗算器、７，１２……加算器、８
……相関器、９……Ｕ／Ｄ（アップ／ダウン）カウン
タ、１０……判定器、１１……差分器、１３……減算
器、１４，１５……フリップフロップ回路（ＦＦ）、１
６……シフトレジスタ、１７……「Ｈ」パルス出力器、
１８……ＯＲ回路、１０１……トランスバーサル・フィ
ルタ、１０２……制御信号発生回路、１０３……同期外
れ検出回路、１０４〜１０６……タップ、２０１……段
数制御回路、３０１……連続度―段数信号変換回路。

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 ベースバンド信号をディジタル変換した
   ディジタル信号をタップ係数の制御信号に基づきタップ
   係数がフェージング補償のための最適化に収束するのを
   早めることで自動等化して等化信号を出力するトランス
   バーサル・フィルタと、 前記トランスバーサル・フィルタから出力される前記等
   化信号を判定して判定信号を出力する判定器と、 前記等化信号と前記判定信号との差分をとって誤差信号
   を出力する差分器と、 等化前の前記ディジタル信号と前記誤差信号との相関値
   の連続性を検出し、前記相関値の連続性が高い追随状態
   の場合にはアップ／ダウンカンタの段数を小さくし、か
   つ前記相関値の連続性が低い定常状態の場合にはアップ
   ／ダウンカウンタの段数を大きくすることにより前記ア
   ップ／ダウンカンタの段数、すなわちタップ係数の時定
   数を最適に可変制御する制御信号発生回路と、 を備えることを特徴とする自動等化器。
2. 【請求項２】 前記制御信号発生回路は、前記アップ／
   ダウンカウンタの段数を可変する信号の値を１タイムス
   ロットごとに更新することを特徴とする請求項１記載の
   自動等化器。
3. 【請求項３】 前記制御信号発生回路は、前記相関値の
   データの不足するパワーオンと前記ベースバンド信号の
   非同期から同期に変わる所定の期間に前記アップ／ダウ
   ンカウンタの段数がもっとも小さくなるような制御信号
   を出力することを特徴とする請求項１記載の自動等化
   器。
4. 【請求項４】 前記トランスバーサル・フィルタは、 ディジタル化されたベースバンド信号を遅延させる縦続
   接続された複数の遅延素子と、 前記最初の遅延素子の入力端側と各遅延素子の出力端側
   にそれぞれ設けられた複数のタップと、 前記各タップに導入される信号と前記制御信号発生回路
   から出力される前記タップ係数との乗算を行う複数の乗
   算器と、 前記各乗算器の出力信号を加算して等化信号を出力する
   加算器と、 を備えることを特徴とする請求項１記載の自動等価器。
5. 【請求項５】 前記制御信号発生回路は、 前記等化前信号と前記誤差信号との相関をとって相関値
   を出力する相関器と、 前記トランスバーサル・フィルタの前記各タップにタッ
   プ係数を可変制御するタップ係数制御信号を出力するア
   ップ／ダウンカウンタと、 前記相関器から出力される前記相関値を基に前記アップ
   ／ダウンカウンタに段数制御信号を出力する段数制御回
   路と、 を備えることを特徴とする請求項１記載の自動等化器。
6. 【請求項６】 前記制御信号発生回路は、 ベースバンド信号の同期状態時に１タイムスロット遅延
   した出力信号を発生する第１フリップフロップ回路と、 前記同期状態時に前記相関器から出力される相関値と前
   記第１フリップフロップ回路の出力信号とを加算する加
   算器と、 前記同期状態時に前記相関値を記憶するシフトレジスタ
   と、 前記ベースバンド信号の非同期状態時に非同期信号を入
   力してクロック信号により非同期信号の変化点を前記相
   関値と一致されて出力する第２フリップフロップ回路
   と、 前記第２フリップフロップ回路の出力信号とパワーオン
   リセットパルスとのＯＲをとってリセット信号を出力す
   るＯＲ回路と、 前記同期状態時に前記加算器の出力信号から前記シフト
   レジスタの出力信号を減算して連続度信号を出力すると
   ともに前記非同期状態時に前記リセット信号によりリセ
   ットされる減算器と、 前記連続度信号を入力して前記アップ／ダウンカウンタ
   の段数制御信号に変換する連続度―段数信号変換回路
   と、 前記リセット信号が入力されると所定タイムスロットに
   １を加えたタイムスロット長の「Ｈ」パルスを前記連続
   度―段数信号変換回路に出力する「Ｈ」パルス出力器
   と、 を備えることを特徴とする請求項１記載の自動等化器。
7. 【請求項７】 前記連続度―段数信号変換回路は、前記
   同期状態時に、前記「Ｈ」パルス出力器から出力される
   「Ｌ」レベルの出力により前記相関値の連続性が高いと
   前記アップ／ダウンカウンタの段数を小さくするととも
   に、前記相関値の連続性が低いと前記アップ／ダウンカ
   ウンタの段数を大きくし、かつ前記非同期状態時に、前
   記「Ｈ」パルス出力器から出力される「Ｈ」レベルの出
   力により前記アップ／ダウンカウンタの段数を最も小さ
   くすることを特徴とする請求項６記載の自動等化器。