JP3251023B2 - 自動等化器 - Google Patents
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
- H04L25/03057—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a recursive structure
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
- H04L25/03038—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a non-recursive structure
- H04L25/03044—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a non-recursive structure using fractionally spaced delay lines or combinations of fractionally integrally spaced taps
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- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は自動等化器に関し、特に
多値直交振幅変調方式又は多相位相変調方式を用いたデ
ジタル無線通信システムの受信側で使用される全デジタ
ル形の自動等化器に関する。
多値直交振幅変調方式又は多相位相変調方式を用いたデ
ジタル無線通信システムの受信側で使用される全デジタ
ル形の自動等化器に関する。
【０００２】
【従来の技術】近年、デジタル無線通信システムでは、
伝搬路で発生する周波数選択性フェージングによる回線
品質の劣化を克服するために、受信側において、トラン
スバーサルフィルタを用いた等化器が使用されている
が、さらに強力な等化特性を有するものとして判定帰還
形等化器がある。
伝搬路で発生する周波数選択性フェージングによる回線
品質の劣化を克服するために、受信側において、トラン
スバーサルフィルタを用いた等化器が使用されている
が、さらに強力な等化特性を有するものとして判定帰還
形等化器がある。
【０００３】従来、この種の全デジタル形５タップ構成
の判定帰還形等化器は図７に示すように、復調回路（図
示せず）より端子１に入力されたアナログベースバンド
信号は、利得調整回路１１に入力される。この利得調整
回路１１は伝搬路でフェージングが発生し波形歪が生じ
た場合にも、後置されるＡ／Ｄ変換器１２の規定入力範
囲を越えない様に圧縮率１／Ｋ（Ｋ＞１又はＫ＝１）で
圧縮される。Ａ／Ｄ変換器１２は、端子２よりクロック
信号（ＣＬＫ）の供給を受け、標本化周波数ｆｃで、利
得調整回路１１の出力アナログ信号を標本・量子化し、
Ｎビットのデジタル信号列Ｓ１として判定帰還形トラン
スバーサル・フィルタ部１０１に出力される。デジタル
信号列Ｓ１は、第１の乗算器２５に入力されるとともに
第１の遅延回路２１に入力される。第１の遅延回路２１
の出力信号は第２の乗算器２６に入力されるとともに第
２の遅延回路２２に入力される。第２の遅延回路２２の
出力信号は第３の乗算器２７に入力される。これらの乗
算器２５〜２７及び遅延回路２１，２２からなる回路を
前方等化器２０１と称する。一方、加算器１３を介して
判定帰還形トランスバーサル・フィルタ部１０１の出力
信号を判定する判定回路１４の出力信号は、第３の遅延
回路２３に入力される。第３の遅延回路２３の出力信号
は、第４の乗算器２８に入力されるとともに、第４の遅
延回路２４に入力される。第４の遅延回路２４の出力信
号は第５の乗算器２９に入力される。これらの乗算器２
８，２９及び遅延回路２３，２４を後方等化器２０２と
称する。遅延回路２１〜２４は、フリップ・フロップ等
で構成され、それぞれ１ビットの遅延を与える。次に、
乗算器２５〜２９において、入力デジタル信号はそれぞ
れ制御信号発生回路１０２より供給されるタップ係数Ｃ
−２，Ｃ−１，Ｃ０，Ｃ１，Ｃ２が乗ぜられ、それぞれ
乗算器出力ｍ−２，ｍ−１，ｍ０，ｍ１，ｍ２として加
算器１３に入力される。加算器１３は、乗算器出力であ
る５個のｍ−２〜ｍ２をデジタル加算する事により、原
信号Ｓ１に含まれていたフェージング等による符号間干
渉を除去した等化後信号Ｓ１Ａを後処理回路１５及び判
定回路１４に出力する。判定回路１４は、入力される２
進数の信号レベル値をこれと最も近い理想信号レベル値
に判定して出力する。その結果、後方等化器２０２は、
フェージング等による波形歪を除去された後の判定信号
Ｓ１Ｂを入力としているので、乗算器へのタップ係数が
正確でかつ、乗算出力が飽和しない限り後方等化器２０
２で除去しうる符号間干渉は完全に等化される。また、
後処理回路１５は、利得調整回路１１で１／Ｋ倍に圧縮
された原信号を本来の正しいレベルに戻すために用いら
れ、正しいレベルに修正された信号が端子３に出力され
る。
の判定帰還形等化器は図７に示すように、復調回路（図
示せず）より端子１に入力されたアナログベースバンド
信号は、利得調整回路１１に入力される。この利得調整
回路１１は伝搬路でフェージングが発生し波形歪が生じ
た場合にも、後置されるＡ／Ｄ変換器１２の規定入力範
囲を越えない様に圧縮率１／Ｋ（Ｋ＞１又はＫ＝１）で
圧縮される。Ａ／Ｄ変換器１２は、端子２よりクロック
信号（ＣＬＫ）の供給を受け、標本化周波数ｆｃで、利
得調整回路１１の出力アナログ信号を標本・量子化し、
Ｎビットのデジタル信号列Ｓ１として判定帰還形トラン
スバーサル・フィルタ部１０１に出力される。デジタル
信号列Ｓ１は、第１の乗算器２５に入力されるとともに
第１の遅延回路２１に入力される。第１の遅延回路２１
の出力信号は第２の乗算器２６に入力されるとともに第
２の遅延回路２２に入力される。第２の遅延回路２２の
出力信号は第３の乗算器２７に入力される。これらの乗
算器２５〜２７及び遅延回路２１，２２からなる回路を
前方等化器２０１と称する。一方、加算器１３を介して
判定帰還形トランスバーサル・フィルタ部１０１の出力
信号を判定する判定回路１４の出力信号は、第３の遅延
回路２３に入力される。第３の遅延回路２３の出力信号
は、第４の乗算器２８に入力されるとともに、第４の遅
延回路２４に入力される。第４の遅延回路２４の出力信
号は第５の乗算器２９に入力される。これらの乗算器２
８，２９及び遅延回路２３，２４を後方等化器２０２と
称する。遅延回路２１〜２４は、フリップ・フロップ等
で構成され、それぞれ１ビットの遅延を与える。次に、
乗算器２５〜２９において、入力デジタル信号はそれぞ
れ制御信号発生回路１０２より供給されるタップ係数Ｃ
−２，Ｃ−１，Ｃ０，Ｃ１，Ｃ２が乗ぜられ、それぞれ
乗算器出力ｍ−２，ｍ−１，ｍ０，ｍ１，ｍ２として加
算器１３に入力される。加算器１３は、乗算器出力であ
る５個のｍ−２〜ｍ２をデジタル加算する事により、原
信号Ｓ１に含まれていたフェージング等による符号間干
渉を除去した等化後信号Ｓ１Ａを後処理回路１５及び判
定回路１４に出力する。判定回路１４は、入力される２
進数の信号レベル値をこれと最も近い理想信号レベル値
に判定して出力する。その結果、後方等化器２０２は、
フェージング等による波形歪を除去された後の判定信号
Ｓ１Ｂを入力としているので、乗算器へのタップ係数が
正確でかつ、乗算出力が飽和しない限り後方等化器２０
２で除去しうる符号間干渉は完全に等化される。また、
後処理回路１５は、利得調整回路１１で１／Ｋ倍に圧縮
された原信号を本来の正しいレベルに戻すために用いら
れ、正しいレベルに修正された信号が端子３に出力され
る。
【０００４】次に、上述した判定回路１４及び後処理回
路１５の動作について図９の説明図を参照して具体的に
説明する。端子１への入力信号として、１６値直交振幅
変調（１６ＱＡＭという）のベースバンド信号である４
値信号を考える。この４値信号の理想値は図９のＡ／Ｄ
変換器入力の白丸Ａ，Ｂ，Ｃ，Ｄで示すレベルを有し、
各点がそれぞれ第１，第２ビットの２ビットの情報信号
である（００），（０１），（１０），（１１）を表わ
している。なお、第３ビット以下のビットは理想値から
のずれを表わす誤差信号である。今、圧縮率１／Ｋが１
／２であるとすれば、点Ａ，Ｂ，Ｃ，Ｄは黒丸で示され
る点Ａ１，Ｂ１，Ｃ１，Ｄ１に圧縮される。点Ａ１，Ｂ
１，Ｃ１，Ｄ１の理想値は、それぞれ３ビット信号（０
１０），（０１１），（１００），（１０１）で表わさ
れる。この場合には、第４ビット以下のビットが誤差信
号を表わしている。判定帰還形トランスバーサル・フィ
ルタ部１０１の出力信号Ｓ１Ａは熱雑音や、除去しきれ
ない符号間干渉を含んでいるために、誤差信号はランダ
ムに変化している。従って第１〜第Ｎビットの信号を後
方等化器２０２にそのまま帰還し入力すると、等化部の
入力に誤差が含まれるので、十分な等化ができない。そ
こで判定回路１４において、デジタル信号列Ｓ１Ａを図
９の判定回路出力に従い、第１〜第３ビットは４つの理
想値０１０，０１１，１００，１０１のいずれかに一意
的に判定し、第４ビット以下は固定値１００〜０（〜は
すべて０を示す）としている。たとえば、Ｎ＝５の場合
に、信号Ｓ１Ａ＝１００１１の判定値はＳ１Ｂ＝１００
１０となり、又信号Ｓ１Ａ＝１１１００の判定値はＳ１
Ｂ＝１０１１０となる。一方、後処理回路１５は、１／
２に圧縮された信号を２倍にして原信号にもどすため
に、図９の後処理回路出力に従って信号変換を行い、パ
ス１，パス２，パス３の３ビットの信号を出力する。た
とえば、信号Ｓ１Ａ＝１００１１の後処理回路１５の出
力はＤ＝１０１となり、又、Ｓ１Ａ＝１１１００の判定
値はＤ＝１１１となる。パス１と２は情報ビットであり
そのうちパス１は情報の極性を表す情報極性ビットであ
る。また、パス３は誤差信号の極性を表す誤差ビットで
ある。タップ係数Ｃ−２、Ｃ−１、Ｃ０、Ｃ１、Ｃ２は
前記情報極性ビットｄ（前記パス１Ａ）と誤差ビットｅ
（前記パス３Ａ）の間の相関を取り時間平均出力として
制御信号発生回路１０２より得られる。このタップ係数
生成の原理は、たとえば電子通信学会編「デジタル信号
処理」第１１章，（昭和５０年）に詳述されている。
路１５の動作について図９の説明図を参照して具体的に
説明する。端子１への入力信号として、１６値直交振幅
変調（１６ＱＡＭという）のベースバンド信号である４
値信号を考える。この４値信号の理想値は図９のＡ／Ｄ
変換器入力の白丸Ａ，Ｂ，Ｃ，Ｄで示すレベルを有し、
各点がそれぞれ第１，第２ビットの２ビットの情報信号
である（００），（０１），（１０），（１１）を表わ
している。なお、第３ビット以下のビットは理想値から
のずれを表わす誤差信号である。今、圧縮率１／Ｋが１
／２であるとすれば、点Ａ，Ｂ，Ｃ，Ｄは黒丸で示され
る点Ａ１，Ｂ１，Ｃ１，Ｄ１に圧縮される。点Ａ１，Ｂ
１，Ｃ１，Ｄ１の理想値は、それぞれ３ビット信号（０
１０），（０１１），（１００），（１０１）で表わさ
れる。この場合には、第４ビット以下のビットが誤差信
号を表わしている。判定帰還形トランスバーサル・フィ
ルタ部１０１の出力信号Ｓ１Ａは熱雑音や、除去しきれ
ない符号間干渉を含んでいるために、誤差信号はランダ
ムに変化している。従って第１〜第Ｎビットの信号を後
方等化器２０２にそのまま帰還し入力すると、等化部の
入力に誤差が含まれるので、十分な等化ができない。そ
こで判定回路１４において、デジタル信号列Ｓ１Ａを図
９の判定回路出力に従い、第１〜第３ビットは４つの理
想値０１０，０１１，１００，１０１のいずれかに一意
的に判定し、第４ビット以下は固定値１００〜０（〜は
すべて０を示す）としている。たとえば、Ｎ＝５の場合
に、信号Ｓ１Ａ＝１００１１の判定値はＳ１Ｂ＝１００
１０となり、又信号Ｓ１Ａ＝１１１００の判定値はＳ１
Ｂ＝１０１１０となる。一方、後処理回路１５は、１／
２に圧縮された信号を２倍にして原信号にもどすため
に、図９の後処理回路出力に従って信号変換を行い、パ
ス１，パス２，パス３の３ビットの信号を出力する。た
とえば、信号Ｓ１Ａ＝１００１１の後処理回路１５の出
力はＤ＝１０１となり、又、Ｓ１Ａ＝１１１００の判定
値はＤ＝１１１となる。パス１と２は情報ビットであり
そのうちパス１は情報の極性を表す情報極性ビットであ
る。また、パス３は誤差信号の極性を表す誤差ビットで
ある。タップ係数Ｃ−２、Ｃ−１、Ｃ０、Ｃ１、Ｃ２は
前記情報極性ビットｄ（前記パス１Ａ）と誤差ビットｅ
（前記パス３Ａ）の間の相関を取り時間平均出力として
制御信号発生回路１０２より得られる。このタップ係数
生成の原理は、たとえば電子通信学会編「デジタル信号
処理」第１１章，（昭和５０年）に詳述されている。
【０００５】上述した従来の判定帰還形等化器の２波干
渉フェージング等化特性を２波干渉フェージングに適用
した場合を図８に示す。図８は、シグニチャ・カーブと
も呼ばれ、横軸にフェージングのノッチ周波数のスペク
トラムの中心からの偏移をクロック周波数で正規化した
ノッチ位置ｆｄをとり、縦軸に、反射波（遅延波）の振
幅を主波の振幅で正規化した振幅比ρがとられている。
ノッチ深さＤｎは、Ｄｎ＝−２０ｌｏｇ（１−ρ）ｄＢ
で表わされるので、ρ＝１でノッチ深さは最大となり、
ノッチ位置ｆｄ及び振幅比ρをパラメータとして、誤り
率Ｐ＝１×１０のマイナス４乗となるｆｄとρの点を結
んだものがカーブＳである。Ｓで囲まれた領域内では、
Ｐは１０のマイナス４乗より大となっている。従ってＳ
で囲む面積が小さいほど、等化器の能力が秀れている。
０＜ρ＜１の範囲では、主波より干渉波が遅れているの
で、後方等化器で符号間干渉を除去し、ρ＞１では、遅
延波が主波となるので逆に前方等化器で符号間干渉を除
去している。前述した如く、判定帰還形等化器では、後
方等化器の入力信号は、等化後の判定信号であるので、
理想値とほぼ一致するため、図４の０＜ρ＜１では、ほ
ぼ完全に等化されているのがわかる。一方、ρ＞１の
時、前方等化器の入力は、符号間干渉が除去されていな
い信号であるために、等化能力は０＜ρ＜１に比して劣
っている。なお、通常前方及び後方等化器で使われる乗
算器は、通常入力レベル，タップ係数，出力レベルとも
ノッチ位置ｆｄの−１以上から＋１以下までの値をと
る。
渉フェージング等化特性を２波干渉フェージングに適用
した場合を図８に示す。図８は、シグニチャ・カーブと
も呼ばれ、横軸にフェージングのノッチ周波数のスペク
トラムの中心からの偏移をクロック周波数で正規化した
ノッチ位置ｆｄをとり、縦軸に、反射波（遅延波）の振
幅を主波の振幅で正規化した振幅比ρがとられている。
ノッチ深さＤｎは、Ｄｎ＝−２０ｌｏｇ（１−ρ）ｄＢ
で表わされるので、ρ＝１でノッチ深さは最大となり、
ノッチ位置ｆｄ及び振幅比ρをパラメータとして、誤り
率Ｐ＝１×１０のマイナス４乗となるｆｄとρの点を結
んだものがカーブＳである。Ｓで囲まれた領域内では、
Ｐは１０のマイナス４乗より大となっている。従ってＳ
で囲む面積が小さいほど、等化器の能力が秀れている。
０＜ρ＜１の範囲では、主波より干渉波が遅れているの
で、後方等化器で符号間干渉を除去し、ρ＞１では、遅
延波が主波となるので逆に前方等化器で符号間干渉を除
去している。前述した如く、判定帰還形等化器では、後
方等化器の入力信号は、等化後の判定信号であるので、
理想値とほぼ一致するため、図４の０＜ρ＜１では、ほ
ぼ完全に等化されているのがわかる。一方、ρ＞１の
時、前方等化器の入力は、符号間干渉が除去されていな
い信号であるために、等化能力は０＜ρ＜１に比して劣
っている。なお、通常前方及び後方等化器で使われる乗
算器は、通常入力レベル，タップ係数，出力レベルとも
ノッチ位置ｆｄの−１以上から＋１以下までの値をと
る。
【０００６】
【発明が解決しようとする課題】この従来の判定帰還形
の等化器は、図４のシグニチャ・カーブに示す様に遅延
波が主波より強くなるρ＞１の領域においては改善能力
が良くないので、ρ＜１とρ＞１がほぼ等確率で発生す
るディジタルマイクロ波通信方式においては、瞬断率の
改善が有効でないという欠点があった。
の等化器は、図４のシグニチャ・カーブに示す様に遅延
波が主波より強くなるρ＞１の領域においては改善能力
が良くないので、ρ＜１とρ＞１がほぼ等確率で発生す
るディジタルマイクロ波通信方式においては、瞬断率の
改善が有効でないという欠点があった。
【０００７】
【課題を解決するための手段】本発明の自動等化器は、
入力アナログ信号を外部クロックをｎ（ｎは２以上の整
数）てい倍したクロックにてデジタル信号に変換される
Ａ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力を入力し、Ｔ
/ｎ間隔のトランスバーサルフィルタのタップ係数が適
応的に制御される適応整合フィルタと、前記適応整合フ
ィルタに後置される判定帰還形等化器とからなる自動等
化器であって、前記適応整合フィルタは前記トランスバ
ーサルフィルタの出力を前記外部クロックでラッチする
ラッチ回路と、前記トランスバーサルフィルタの入力デ
ータ信号と前記ラッチ回路でラッチされた出力データ信
号との相関検出及び時間平均化によりタップ係数を生成
するタップ係数発生回路とを備えたことを特徴とする。
入力アナログ信号を外部クロックをｎ（ｎは２以上の整
数）てい倍したクロックにてデジタル信号に変換される
Ａ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力を入力し、Ｔ
/ｎ間隔のトランスバーサルフィルタのタップ係数が適
応的に制御される適応整合フィルタと、前記適応整合フ
ィルタに後置される判定帰還形等化器とからなる自動等
化器であって、前記適応整合フィルタは前記トランスバ
ーサルフィルタの出力を前記外部クロックでラッチする
ラッチ回路と、前記トランスバーサルフィルタの入力デ
ータ信号と前記ラッチ回路でラッチされた出力データ信
号との相関検出及び時間平均化によりタップ係数を生成
するタップ係数発生回路とを備えたことを特徴とする。
【０００８】
【作用】図１に示すように、Ａ／Ｄ変換器１２で標本・
量子化したベースバンド信号を、Ｔ／２間隔のトランス
バーサル・フィルタ１０３に入力し、その出力において
伝送路のインパルス応答が対称となる様、トランスバー
サル・フィルタ１０３のタップ係数をタップ係数の制御
信号発生回路１０４で適応的に制御することにより、後
置される判定帰還形等化器が、従来十分に等化できなか
った反射波（遅れ波）が直接波より強くなるρ＞１の場
合のフェージング歪をも等化できる。
量子化したベースバンド信号を、Ｔ／２間隔のトランス
バーサル・フィルタ１０３に入力し、その出力において
伝送路のインパルス応答が対称となる様、トランスバー
サル・フィルタ１０３のタップ係数をタップ係数の制御
信号発生回路１０４で適応的に制御することにより、後
置される判定帰還形等化器が、従来十分に等化できなか
った反射波（遅れ波）が直接波より強くなるρ＞１の場
合のフェージング歪をも等化できる。
【０００９】
【実施例】次に本発明について、図面を参照して説明す
る。
る。
【００１０】図１は本発明の一実施例の自動等化器のブ
ロック図、図２は本実施例の要部の制御信号発生回路１
０４の回路図、図３は本発明の原理説明のためのブロッ
ク図、図４，図５は図３の原理説明用のインパルス応答
の波形図および説明図、図６は本実施例の等化能力を図
８の従来例と対比して示す説明図である。
ロック図、図２は本実施例の要部の制御信号発生回路１
０４の回路図、図３は本発明の原理説明のためのブロッ
ク図、図４，図５は図３の原理説明用のインパルス応答
の波形図および説明図、図６は本実施例の等化能力を図
８の従来例と対比して示す説明図である。
【００１１】図１において、図７の従来例と同一の符号
は同一の構成と機能を有する。すなわち、本実施例では
従来と同じ判定帰還形等化器３０１と、入力されるクロ
ックを２てい倍する２てい倍回路１６、適応型整合フィ
ルタ（以下ＡＭＦという）３０２から構成される。ま
た、ＡＭＦ３０２はトランスバーサル・フィルタ１０
３、制御信号発生回路１０４、ラッチ回路１７から構成
される。
は同一の構成と機能を有する。すなわち、本実施例では
従来と同じ判定帰還形等化器３０１と、入力されるクロ
ックを２てい倍する２てい倍回路１６、適応型整合フィ
ルタ（以下ＡＭＦという）３０２から構成される。ま
た、ＡＭＦ３０２はトランスバーサル・フィルタ１０
３、制御信号発生回路１０４、ラッチ回路１７から構成
される。
【００１２】次に本実施例で追加された適応型整合フィ
ルタ３０２の動作原理を図３の２タップのトランスバー
サル・フィルタ１０５で構成される基本回路、図４，図
５を参照して説明する。通常、デジタルマイクロ波通信
に用いられる、帯域制限のある伝送路で符号間干渉を与
えずにパルスを伝送するためには、全伝送系のインパル
ス応答は図４（ａ）に示す様に、中央のピークを除いて
Ｔごとに零とならなければならない。しかし、伝送路に
直接波と反射波の２つの通路があると、これらが干渉し
てマルチパス・フェージングが発生する。この時、反射
波の方が直接波より振幅が大きくなる（すなわちρ＞
１）と、反射波が主波，反射波より先に到達する直接波
が干渉波となって、伝送路のインパルス応答は、図４
（ｂ）に示す様に、ｔ＝−Ｔに大きな符号間干渉が発生
する。今、図５（ａ）に示す様に、主波ｓ０（＝ａ
（ｍ））及びｔ＝−Ｔの符号間干渉ｓ−１（＝ａ（ｍ＋
１））を矢印で表わすと、これをＴだけ遅延したものは
図５（ｂ）の様になる。今、説明を簡単にするために図
３に示す２タップのトランスバーサル・フィルタ１０５
を考え遅延回路４１、乗算器４２，４３、加算器４４で
構成すると信号Ｓ0 が図５（ａ）であり、信号Ｓ1 が図
５（ｂ）の信号を表わしている。この場合に加算器４４
の出力信号ＳＡは（１）式のようになる。
ルタ３０２の動作原理を図３の２タップのトランスバー
サル・フィルタ１０５で構成される基本回路、図４，図
５を参照して説明する。通常、デジタルマイクロ波通信
に用いられる、帯域制限のある伝送路で符号間干渉を与
えずにパルスを伝送するためには、全伝送系のインパル
ス応答は図４（ａ）に示す様に、中央のピークを除いて
Ｔごとに零とならなければならない。しかし、伝送路に
直接波と反射波の２つの通路があると、これらが干渉し
てマルチパス・フェージングが発生する。この時、反射
波の方が直接波より振幅が大きくなる（すなわちρ＞
１）と、反射波が主波，反射波より先に到達する直接波
が干渉波となって、伝送路のインパルス応答は、図４
（ｂ）に示す様に、ｔ＝−Ｔに大きな符号間干渉が発生
する。今、図５（ａ）に示す様に、主波ｓ０（＝ａ
（ｍ））及びｔ＝−Ｔの符号間干渉ｓ−１（＝ａ（ｍ＋
１））を矢印で表わすと、これをＴだけ遅延したものは
図５（ｂ）の様になる。今、説明を簡単にするために図
３に示す２タップのトランスバーサル・フィルタ１０５
を考え遅延回路４１、乗算器４２，４３、加算器４４で
構成すると信号Ｓ0 が図５（ａ）であり、信号Ｓ1 が図
５（ｂ）の信号を表わしている。この場合に加算器４４
の出力信号ＳＡは（１）式のようになる。
【００１３】Ｓ2 ＝α×Ｓ0 ＋β×Ｓ1 …（１） 今、α＝０．９／１．９、β＝−１／１．９とすると、
出力信号Ｓ2 は（２）式となる。
出力信号Ｓ2 は（２）式となる。
【００１４】 Ｓ2 ＝０．９／１．９×Ｓ0 ＋（−１／１．９）×Ｓ1 …（２） すなわち出力信号ＳＡは図５（ｃ）に示す形となり、ト
ランスバーサル・フィルタ１０５にタップ係数α，βを
与えることにより、図５（ａ）のように進み波による大
きな符号間干渉ｓ−１のあった入力信号Ｓ0 はトランス
バーサル・フィルタ１０５を通すことによりインパルス
応答は、符号間干渉が主信号ｓ０（ｔ＝０）に対し、前
後に対称化された、ｓ−１とｓ１に分散化される。ここ
で、注目すべきことは、分散化に伴い符号間干渉ｓ−
１，ｓ１の大きさは、分散化前の符号間干渉ｓ−１のほ
ぼ１／２まで低減されている事である。今、従来例で述
べた判定帰還形等化器の前方等化器の等化能力がｓ−
１，ｓ１の大きさが０．５以下、後方等化器の等化能力
がｓ１の大きさが０．９以下であるとすると、本トラン
スバーサル・フィルタ１０５が無い場合、すなわち従来
の判定帰還等化器１０６のみでは、信号Ｓ0 の符号間干
渉ｓ−１＝０．９は等化できないが、本トランスバーサ
ル・フィルタを従来の判定帰還等化器１０６に前置する
事により、符号間干渉ｓ−１＝０．９／１．９すなわ
ち、約０．４７及びｓ−１＝１／１．９＝０．５３は完
全に等化される。この様な機能を持つトランスバーサル
・フィルタは、整合フィルタとも呼ばれる。
ランスバーサル・フィルタ１０５にタップ係数α，βを
与えることにより、図５（ａ）のように進み波による大
きな符号間干渉ｓ−１のあった入力信号Ｓ0 はトランス
バーサル・フィルタ１０５を通すことによりインパルス
応答は、符号間干渉が主信号ｓ０（ｔ＝０）に対し、前
後に対称化された、ｓ−１とｓ１に分散化される。ここ
で、注目すべきことは、分散化に伴い符号間干渉ｓ−
１，ｓ１の大きさは、分散化前の符号間干渉ｓ−１のほ
ぼ１／２まで低減されている事である。今、従来例で述
べた判定帰還形等化器の前方等化器の等化能力がｓ−
１，ｓ１の大きさが０．５以下、後方等化器の等化能力
がｓ１の大きさが０．９以下であるとすると、本トラン
スバーサル・フィルタ１０５が無い場合、すなわち従来
の判定帰還等化器１０６のみでは、信号Ｓ0 の符号間干
渉ｓ−１＝０．９は等化できないが、本トランスバーサ
ル・フィルタを従来の判定帰還等化器１０６に前置する
事により、符号間干渉ｓ−１＝０．９／１．９すなわ
ち、約０．４７及びｓ−１＝１／１．９＝０．５３は完
全に等化される。この様な機能を持つトランスバーサル
・フィルタは、整合フィルタとも呼ばれる。
【００１５】本発明は、このような整合フィルタの原理
にもとづき、整合フィルタのタップ係数を伝送路のイン
パルス応答、すなわちフェージングの状態に応じて、適
応的に自動調整できるタップ係数生成回路を付与し、全
ディジタル形判定帰還等化器に前置できる様に、全ディ
ジタル形回路とした全ディジタル形適応形整合フィルタ
（ＡＭＦ）と、全ディジタル形判定帰還等化器（ＤＦ
Ｅ）を具備することにより、従来十分等化できなかった
ρ＞１のフェージングをも等化できる。
にもとづき、整合フィルタのタップ係数を伝送路のイン
パルス応答、すなわちフェージングの状態に応じて、適
応的に自動調整できるタップ係数生成回路を付与し、全
ディジタル形判定帰還等化器に前置できる様に、全ディ
ジタル形回路とした全ディジタル形適応形整合フィルタ
（ＡＭＦ）と、全ディジタル形判定帰還等化器（ＤＦ
Ｅ）を具備することにより、従来十分等化できなかった
ρ＞１のフェージングをも等化できる。
【００１６】本発明の一実施例の図１にもどり、復調回
路（図示せず）より入力されたアナログ・ベースバンド
信号は、利得調整回路１１に入力されて、伝搬路でマル
チパス・フェージングが発生し、波形歪が生じた場合に
も、後置されるＡ／Ｄ変換器１２の規定入力範囲を越え
ない様に圧縮率１／Ｋ（Ｋ＞１又はＫ＝１）で圧縮され
た後に、Ａ／Ｄ変換器１２に入力される。一方、端子１
に入力される周波数ｆｃのクロック信号ＣＬＫ１は、２
てい倍回路１６により、２てい倍されて、周波数２ｆｃ
のクロック信号ＣＬＫ２として、Ａ／Ｄ変換器１２に印
加される。Ａ／Ｄ変換器１２は、標本化周波数２ｆｃ
で、利得調整回路１１の出力アナログベースバンド信号
を、標本化し、かつ、量子化し、Ｎビットのデジタル信
号列ＤＳ０として、５タップのトランスバーサル・フィ
ルタ部１０３に入力される。トランスバーサル・フィス
タ１０３は、縦続接続された第１ないし第４の遅延回路
（遅延時間Ｔ／２）３１〜３４と、第１の遅延回路３１
の入力に接続される第１の乗算器３５と第１ないし第４
の遅延回路の出力にそれぞれ接続される第２ないし第５
の乗算器３６〜３９と、第１ないし第５の乗算器の出力
を加算する加算器４０から構成される。第１ないし第５
の乗算器３５〜３９には、タップ係数発生回路１０４よ
りそれぞれタップ係数Ａ−２，Ａ−１，Ａ０，Ａ１，Ａ
２が印加され、それらの乗算出力を加算器４０で加算し
た結果である加算器出力ＤＳ１はマルチパス・フェージ
ング伝送路に起因する非対称なインパルス応答を対称化
する。本実施例において、タップ間隔（遅延回路３１〜
３４の遅延時間）がＴ／２に選ばれているには、直接波
と反射波の遅延時間がＴ／２や３／２Ｔの近辺の値をと
っても十分なインパルス応答の対称化をはかるためであ
る。またタップ数も５タップに限らず、他タップ数を用
いることももちろん可能である。遅延回路３１〜３４
は、周波数２ｆｃのクロック入力で動作するフリップ・
フロップで構成できる。
路（図示せず）より入力されたアナログ・ベースバンド
信号は、利得調整回路１１に入力されて、伝搬路でマル
チパス・フェージングが発生し、波形歪が生じた場合に
も、後置されるＡ／Ｄ変換器１２の規定入力範囲を越え
ない様に圧縮率１／Ｋ（Ｋ＞１又はＫ＝１）で圧縮され
た後に、Ａ／Ｄ変換器１２に入力される。一方、端子１
に入力される周波数ｆｃのクロック信号ＣＬＫ１は、２
てい倍回路１６により、２てい倍されて、周波数２ｆｃ
のクロック信号ＣＬＫ２として、Ａ／Ｄ変換器１２に印
加される。Ａ／Ｄ変換器１２は、標本化周波数２ｆｃ
で、利得調整回路１１の出力アナログベースバンド信号
を、標本化し、かつ、量子化し、Ｎビットのデジタル信
号列ＤＳ０として、５タップのトランスバーサル・フィ
ルタ部１０３に入力される。トランスバーサル・フィス
タ１０３は、縦続接続された第１ないし第４の遅延回路
（遅延時間Ｔ／２）３１〜３４と、第１の遅延回路３１
の入力に接続される第１の乗算器３５と第１ないし第４
の遅延回路の出力にそれぞれ接続される第２ないし第５
の乗算器３６〜３９と、第１ないし第５の乗算器の出力
を加算する加算器４０から構成される。第１ないし第５
の乗算器３５〜３９には、タップ係数発生回路１０４よ
りそれぞれタップ係数Ａ−２，Ａ−１，Ａ０，Ａ１，Ａ
２が印加され、それらの乗算出力を加算器４０で加算し
た結果である加算器出力ＤＳ１はマルチパス・フェージ
ング伝送路に起因する非対称なインパルス応答を対称化
する。本実施例において、タップ間隔（遅延回路３１〜
３４の遅延時間）がＴ／２に選ばれているには、直接波
と反射波の遅延時間がＴ／２や３／２Ｔの近辺の値をと
っても十分なインパルス応答の対称化をはかるためであ
る。またタップ数も５タップに限らず、他タップ数を用
いることももちろん可能である。遅延回路３１〜３４
は、周波数２ｆｃのクロック入力で動作するフリップ・
フロップで構成できる。
【００１７】次に、前記加算回路４０の出力信号はＴ／
２周期になっているが、送信信号列を得るのに必要な情
報はＴ秒周期で表れ、他はトランジェントの過程である
ので不要である。従ってラッチ回路（例えば、周波数ｆ
ｃのクロック入力で動作するフリップ・フロップ）１７
により、Ｔ秒ごとの情報信号を選んで、ＡＭＦ３０２の
出力信号ＤＳ２として判定帰還形等化器３０１に出力す
る。今、ρ＝１．１のマルチパス・フェージングにより
ＡＭＦ３０２の入力信号ＤＳ０のインパルス応答が図５
（ａ）の様にｔ＝ーＴに大きな符号間干渉を生じていて
もＡＭＦ３０２の出力信号ＤＳ２のインパルス応答は図
５（ｃ）の様に対称な形となる。すなわち、判定帰還形
等化器でも等化不能な図５（ａ）に示すｔ＝ーＴの大き
な符号間干渉は、図５（ｃ）に示すｔがプラスマイナス
Ｔの小さな符号間干渉に変換されるが、これらの符号間
干渉は判定帰還等化器３０１で十分等化できる。
２周期になっているが、送信信号列を得るのに必要な情
報はＴ秒周期で表れ、他はトランジェントの過程である
ので不要である。従ってラッチ回路（例えば、周波数ｆ
ｃのクロック入力で動作するフリップ・フロップ）１７
により、Ｔ秒ごとの情報信号を選んで、ＡＭＦ３０２の
出力信号ＤＳ２として判定帰還形等化器３０１に出力す
る。今、ρ＝１．１のマルチパス・フェージングにより
ＡＭＦ３０２の入力信号ＤＳ０のインパルス応答が図５
（ａ）の様にｔ＝ーＴに大きな符号間干渉を生じていて
もＡＭＦ３０２の出力信号ＤＳ２のインパルス応答は図
５（ｃ）の様に対称な形となる。すなわち、判定帰還形
等化器でも等化不能な図５（ａ）に示すｔ＝ーＴの大き
な符号間干渉は、図５（ｃ）に示すｔがプラスマイナス
Ｔの小さな符号間干渉に変換されるが、これらの符号間
干渉は判定帰還等化器３０１で十分等化できる。
【００１８】次にタップ係数発生回路１０４について説
明する。図２はタップ係数発生回路１０４の一実施例で
ある。図２の実施例は縦続に接続された遅延時間Ｔ／２
の遅延回路４１〜４４と、遅延回路４１の入力に接続さ
れる乗算器４５と、遅延回路４２〜４４の出力にそれぞ
れ接続される乗算器４６〜４９と乗算器４５〜４９の出
力にそれぞれ出力される時間平均回路５０〜５４と、遅
延時間調整用の遅延回路（遅延時間τ）５５から構成さ
れる。図１のＡＭＦ３０２の出力ＤＳ２（Ｍビットデジ
タル信号）のうち、ＭＳＢ（Ｍｏｓｔ ｓｉｇｎｉｆｉ
ｃａｎｔ ｂｉｔ）からｍビット（１＜ｍ＜Ｍ）とった
デジタル信号Ｄ１は図２の端子４に入力される。また図
１のＡＭＦ３０２の入力信号ＤＳ０（Ｎビットデジタル
信号）のうちＭＳＢからｎビット（１＜ｎ＜Ｎ）とった
デジタル信号Ｄ２は図２の端子５に入力される。遅延回
路５５は、図１の乗算器３７、加算機４０、ラッチ１７
の遅延量を補償するためのものであり、Ｔ／２に比して
十分小さければ用いなくても良い。今、図１のＡＭＦ３
０２の入力信号ＤＳ０のインパルス応答がフェージング
により段落［００１２］で説明に用いたのと同じ図５
（ａ）であると仮定する。この場合、干渉波は主波より
進んでいるので、送信シンボル列をａ（ｍ）（ｍは整
数）とすると、主波はｓ０＝ａ（ｍ）、干渉波はｓ−１
＝ａ（ｍ＋１）と考えられる。また、段落［００１２］
で説明したように、ＡＭＦ３０２の出力信号ＤＳ１の所
望インパルス応答は図５（ｃ）になり、図５（ｃ）にお
いて、主波ｓ０１＝ａ（ｍ）である。従って、図１にお
いて、制御信号発生回路の一方の入力Ｄ１は、図５
（ｃ）の主波ｓ０１とほぼ等しいのでＤ１＝ａ（ｍ）と
してよい。段落［００１２］の動作原理でも説明したよ
うに、図５（ｃ）の形の対称なインパルス応答にするに
は、ｔ＝０の位置にａ（ｍ）が存在する図５（ｂ）の様
なインパルス応答のあるタップを見つける必要がある。
（ここで実は、図５（ｂ）は図５（ａ）をＴ秒だけ遅延
させた物に等しい。）そのためには、図１および図２に
おけるＤ１（＝ａ（ｍ））ともっとも相関の強いタップ
を見つければ良い。図２の各タップ係数Ａｉ（ｉ＝＋
２，−２，＋１，−１，０）は、Ｄ１×Ｄｉ（ｉ＝＋
２，−２，＋１，−１，０）の時間平均値から求められ
るが、Ａ０＝Ｄ１×Ｄ０の時間平均値および図２及び図
５（ｂ）から明らかな様にＡ２＝（Ｄ１）×（Ｄ＋２）
の時間平均値に最も強い相関が表れる。この２つの タッ
プ係数Ａ０およびＡ２がそれぞれ、Ａ０＝α＝０．９／
１．９、Ａ２＝β＝−１／１．９の時に、ＡＭＦ３０２
の出力信号ＤＳ１のインパルス応答は図５（ｃ）の様に
ほぼ対称化される。以上の様にして得られたタップ係数
Ａ−２，Ａ−１，Ａ０，Ａ１，Ａ２がトランスバーサル
・フィルタ１０３の乗算器３５〜３９にそれぞれ印加さ
れる。なお、時間平均回路５０〜５４は、デジタル加算
器及び除算器で構成し、あらかじめ設定した回数（Ｌ）
だけ乗算器４５〜４９の出力をデジタル加算した後に、
その和をＬで除して得られる。すなわち、（３）式で表
される。
明する。図２はタップ係数発生回路１０４の一実施例で
ある。図２の実施例は縦続に接続された遅延時間Ｔ／２
の遅延回路４１〜４４と、遅延回路４１の入力に接続さ
れる乗算器４５と、遅延回路４２〜４４の出力にそれぞ
れ接続される乗算器４６〜４９と乗算器４５〜４９の出
力にそれぞれ出力される時間平均回路５０〜５４と、遅
延時間調整用の遅延回路（遅延時間τ）５５から構成さ
れる。図１のＡＭＦ３０２の出力ＤＳ２（Ｍビットデジ
タル信号）のうち、ＭＳＢ（Ｍｏｓｔ ｓｉｇｎｉｆｉ
ｃａｎｔ ｂｉｔ）からｍビット（１＜ｍ＜Ｍ）とった
デジタル信号Ｄ１は図２の端子４に入力される。また図
１のＡＭＦ３０２の入力信号ＤＳ０（Ｎビットデジタル
信号）のうちＭＳＢからｎビット（１＜ｎ＜Ｎ）とった
デジタル信号Ｄ２は図２の端子５に入力される。遅延回
路５５は、図１の乗算器３７、加算機４０、ラッチ１７
の遅延量を補償するためのものであり、Ｔ／２に比して
十分小さければ用いなくても良い。今、図１のＡＭＦ３
０２の入力信号ＤＳ０のインパルス応答がフェージング
により段落［００１２］で説明に用いたのと同じ図５
（ａ）であると仮定する。この場合、干渉波は主波より
進んでいるので、送信シンボル列をａ（ｍ）（ｍは整
数）とすると、主波はｓ０＝ａ（ｍ）、干渉波はｓ−１
＝ａ（ｍ＋１）と考えられる。また、段落［００１２］
で説明したように、ＡＭＦ３０２の出力信号ＤＳ１の所
望インパルス応答は図５（ｃ）になり、図５（ｃ）にお
いて、主波ｓ０１＝ａ（ｍ）である。従って、図１にお
いて、制御信号発生回路の一方の入力Ｄ１は、図５
（ｃ）の主波ｓ０１とほぼ等しいのでＤ１＝ａ（ｍ）と
してよい。段落［００１２］の動作原理でも説明したよ
うに、図５（ｃ）の形の対称なインパルス応答にするに
は、ｔ＝０の位置にａ（ｍ）が存在する図５（ｂ）の様
なインパルス応答のあるタップを見つける必要がある。
（ここで実は、図５（ｂ）は図５（ａ）をＴ秒だけ遅延
させた物に等しい。）そのためには、図１および図２に
おけるＤ１（＝ａ（ｍ））ともっとも相関の強いタップ
を見つければ良い。図２の各タップ係数Ａｉ（ｉ＝＋
２，−２，＋１，−１，０）は、Ｄ１×Ｄｉ（ｉ＝＋
２，−２，＋１，−１，０）の時間平均値から求められ
るが、Ａ０＝Ｄ１×Ｄ０の時間平均値および図２及び図
５（ｂ）から明らかな様にＡ２＝（Ｄ１）×（Ｄ＋２）
の時間平均値に最も強い相関が表れる。この２つの タッ
プ係数Ａ０およびＡ２がそれぞれ、Ａ０＝α＝０．９／
１．９、Ａ２＝β＝−１／１．９の時に、ＡＭＦ３０２
の出力信号ＤＳ１のインパルス応答は図５（ｃ）の様に
ほぼ対称化される。以上の様にして得られたタップ係数
Ａ−２，Ａ−１，Ａ０，Ａ１，Ａ２がトランスバーサル
・フィルタ１０３の乗算器３５〜３９にそれぞれ印加さ
れる。なお、時間平均回路５０〜５４は、デジタル加算
器及び除算器で構成し、あらかじめ設定した回数（Ｌ）
だけ乗算器４５〜４９の出力をデジタル加算した後に、
その和をＬで除して得られる。すなわち、（３）式で表
される。
【００１９】
【００２０】または、移動平均法を用い（４）式による
演算も可能である。
演算も可能である。
【００２１】
【００２２】以上述べたようにＡＭＦ３０２とＤＦＥ３
０１とを併用することにより、本実施例の自動等化器に
よるシグニチャは図６の様になり、従来の判定帰還等化
器（ＤＦＥ）のみの場合の図８に示すシグニチャに比較
してρ＞１の領域でのフェージング等化特性が大幅に改
善される。
０１とを併用することにより、本実施例の自動等化器に
よるシグニチャは図６の様になり、従来の判定帰還等化
器（ＤＦＥ）のみの場合の図８に示すシグニチャに比較
してρ＞１の領域でのフェージング等化特性が大幅に改
善される。
【００２３】なお、適応型整合フィルタ３０２は５タッ
プのものを例示したが、他のタップ数のものでも同様に
適用でき、かつ、タップ数が多いほどその効果は大き
い。
プのものを例示したが、他のタップ数のものでも同様に
適用でき、かつ、タップ数が多いほどその効果は大き
い。
【００２４】
【発明の効果】以上説明したように本発明は判定帰還形
等化器の前に伝送路のインパルス・レスポンスを対称化
する全デジタル方式の適応型整合フィルタを置き、タッ
プ係数を相関検出法によりフェージングの状態に応じて
適応的に制御しているので、従来の判定帰還形等化器で
十分に等化できなかった直接波より反射波が強いフェー
ジングによる干渉も等化できる効果を有する。
等化器の前に伝送路のインパルス・レスポンスを対称化
する全デジタル方式の適応型整合フィルタを置き、タッ
プ係数を相関検出法によりフェージングの状態に応じて
適応的に制御しているので、従来の判定帰還形等化器で
十分に等化できなかった直接波より反射波が強いフェー
ジングによる干渉も等化できる効果を有する。
【図１】本発明の一実施例の自動等化器のブロック図で
ある。
ある。
【図２】本実施例の要部の制御信号発生回路の回路図で
ある。
ある。
【図３】本発明の原理説明のためのブロック図である。
【図４】図３の原理説明のための波形図である。
【図５】図３の原理説明のための説明図である。
【図６】本実施例の等化能力を示す説明図である。
【図７】従来の自動等化器のブロック図である。
【図８】従来例の等化能力を示す説明図である。
【図９】従来例の各回路における信号処理の説明図であ
る。
る。
１〜１０ 端子 １１ 利得調整回路 １２ Ａ／Ｄ変換器 １３，４０，４４ 加算器 １４ 判定回路 １５ 後処理回路 １６ ２てい倍回路 １７ ラッチ回路 ２１〜２４，３１〜３４，４１〜４４，５５ 遅延回
路 ４２，４３，４５〜４９ 乗算器 ５０〜５４ 時間平均回路 １０２，１０４ 制御信号発生回路 １０３，１０５ トランスバーサル・フィルタ １０６，３０１ 判定帰還形等化器（ＤＦＥ） ３０２ 適応形整合フィルタ（ＡＭＦ）
路 ４２，４３，４５〜４９ 乗算器 ５０〜５４ 時間平均回路 １０２，１０４ 制御信号発生回路 １０３，１０５ トランスバーサル・フィルタ １０６，３０１ 判定帰還形等化器（ＤＦＥ） ３０２ 適応形整合フィルタ（ＡＭＦ）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−119331（ＪＰ，Ａ) 1989年電子情報通信学会春季全国大会 講演論文集［分冊２］第２−433頁； 「Ｂ−929超多値ＱＡＭの新等化方式」 電子情報通信学会技術研究報告、信学 技法Ｖｏｌ．78，Ｎｏ．250；ＣＳ78− 196〜203、第57−64頁；「マルチパス伝 送路における適応受信方式」 ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａ ｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｃｏ ｍｍｕｎｉｃａｔｉｏｎｓ、第1455− 1459頁；“ＡＤＡＰＴＩＶＥ ＭＡＴＣ ＨＥＤ ＦＩＬＴＥＲ ＡＮＤ ＩＴＳ ＳＩＧＮＩＦＩＣＡＮＣＥ ＴＯ Ａ ＮＴＩ−ＭＵＬＴＩＰＡＴＨ ＦＡＤＩ ＮＧ"
Claims (1)
- 【請求項１】 入力アナログ信号を外部クロックをｎ
（ｎは２以上の整数）てい倍したクロックにてデジタル
信号に変換されるＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の
出力を入力し、Ｔ/ｎ間隔のトランスバーサルフィルタ
のタップ係数が適応的に制御される適応整合フィルタ
と、前記適応整合フィルタに後置される判定帰還形等化
器とからなる自動等化器であって、 前記適応整合フィルタは前記トランスバーサルフィルタ
の出力を前記外部クロックでラッチするラッチ回路と、
前記トランスバーサルフィルタの入力データ信号と前記
ラッチ回路でラッチされた出力データ信号との相関検出
及び時間平均化によりタップ係数を生成するタップ係数
発生回路とを備えたことを特徴とする自動等化器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03254491A JP3251023B2 (ja) | 1991-02-27 | 1991-02-27 | 自動等化器 |
| CA002061930A CA2061930C (en) | 1991-02-27 | 1992-02-26 | Adaptive matched pre-filtering of a decision feedback equalized input |
| EP92103264A EP0501449B1 (en) | 1991-02-27 | 1992-02-26 | Automatic equalizer |
| DE69232103T DE69232103T2 (de) | 1991-02-27 | 1992-02-26 | Automatischer Entzerrer |
| US07/842,422 US5321723A (en) | 1991-02-27 | 1992-02-27 | Automatic equalizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03254491A JP3251023B2 (ja) | 1991-02-27 | 1991-02-27 | 自動等化器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04271508A JPH04271508A (ja) | 1992-09-28 |
| JP3251023B2 true JP3251023B2 (ja) | 2002-01-28 |
Family
ID=12361877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03254491A Expired - Fee Related JP3251023B2 (ja) | 1991-02-27 | 1991-02-27 | 自動等化器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5321723A (ja) |
| EP (1) | EP0501449B1 (ja) |
| JP (1) | JP3251023B2 (ja) |
| CA (1) | CA2061930C (ja) |
| DE (1) | DE69232103T2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5495501A (en) * | 1992-09-02 | 1996-02-27 | Fujitsu Limited | Communication system including a digital roll-off filter |
| JPH0744473B2 (ja) * | 1993-02-02 | 1995-05-15 | 日本電気株式会社 | 復調システム |
| DE69533816T2 (de) * | 1994-03-28 | 2005-04-21 | Nec Corp | Verfahren und Vorrichtung zum Steuern der Filterkoeffizienten eines adaptiven signalangepassten Filters in einem automatischen Entzerrer |
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