JP4484483B2

JP4484483B2 - 受信回路

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Publication number: JP4484483B2
Application number: JP2003334696A
Authority: JP
Inventors: 貴士平田; 徹岩田; 憲明武田
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2003-09-26
Filing date: 2003-09-26
Publication date: 2010-06-16
Anticipated expiration: 2023-09-26
Also published as: JP2005102015A; CN1601917A; US20050069032A1

Description

この発明は、半導体ＬＳＩに関する装置で、さらに詳しくは受信回路に関する装置である。

高速な電気信号を導電体ケーブルを介して伝送する際、表皮効果等により信号の帯域が制限されるため、相互符号間干渉（ＩＳＩ）が発生し、受信端での信号品質が低下する。この信号品質の低下により、信号の振幅が減少する場合がある。その結果、例えば、ＨｉｇｈまたはＬｏｗで入力信号を判別するデジタル回路は、データを認識できず誤作動を起こすおそれがある。そして、この現象は、ケーブル長の増加や、伝送信号の高速化に従って、さらに顕著になる。このような現象を解消するためには、受信信号をイコライズする必要がある。

ＪＳＳＣＭａｙ２０００ｐｐ７５７−７６４によれば、この課題を解決するために、特殊なクロックリカバリ回路によってクロックを取得し、そのクロックを用いて受信信号をサンプリングし、サンプリングした信号列を合成することにより、イコライズする方法を開示している。
ＪＳＳＣＭａｙ２０００ｐｐ７５７−７６４

しかしながら、この方法では、クロックでデータをサンプリングするために、受信信号の位相とサンプリングクロックの位相とを合わせなければならず、特殊なクロックリカバリ回路が必要となる。あるいは、スイッチがクロックに合わせて高速に切り替わるため、サンプリング時にノイズが発生する可能性がある。

この発明の１つの局面に従うと、受信回路は、受信信号に対してイコライズ処理を施す受信回路であって、位相ロックループと、アナログイコライザとを備え、上記位相ロックループは、それぞれの遅延量が遅延制御信号によって制御可能なリング状に接続された複数の遅延素子を含み、上記遅延制御信号に応じた周波数を有する発振クロックを生成する電圧制御発振回路と、上記受信信号のデータレートに応じた周波数を有するリファレンスクロックと上記発振クロックとの周波数差あるいは位相差に基づき、上記遅延制御信号を生成する遅延制御回路とを含み、上記アナログイコライザは、上記受信信号から遅延信号を差し引いて混合信号を生成する混合器と、上記混合器によって生成された混合信号を遅延させて上記遅延信号を生成するものであり、上記受信信号のデータレートに応じた遅延量に維持されるように上記遅延制御信号によって遅延量が制御されるアナログ遅延回路とを含む。

上記アナログイコライザでは、受信信号の振幅情報を保ちつつ受信信号を連続的に遅延させることにより、サンプリングクロックと受信信号との位相差の補正，サンプリング時に発生するノイズの改善等をすることなく、容易にイコライザを構成することができる。また、受信信号に対応したクロックを元にして遅延制御信号を生成することにより、アナログ遅延回路の遅延量を受信信号の転送レートに合わせることが可能となる。

この発明のもう１つの局面に従うと、受信回路は、受信信号に対してイコライズ処理を施す受信回路であって、位相ロックループと、アナログイコライザとを備え、上記位相ロックループは、それぞれの遅延量が遅延制御信号によって制御可能なリング状に接続された複数の遅延素子を含み、上記遅延制御信号に応じた周波数を有する発振クロックを生成する電圧制御発振回路と、上記受信信号のデータレートに応じた周波数を有するリファレンスクロックと上記発振クロックとの周波数差あるいは位相差に基づき、上記遅延制御信号を生成する遅延制御回路とを含み、上記アナログイコライザは、上記受信信号を遅延させて上記遅延信号を生成するものであり、上記受信信号のデータレートに応じた遅延量に維持されるように上記遅延制御信号によって遅延量が制御されるアナログ遅延回路と、上記受信信号から上記アナログ遅延回路によって生成された遅延信号を差し引いて混合信号を生成する混合器とを含む。

入力信号の振幅情報を保ちつつ連続的に遅延させることにより、容易にイコライザを構成することができる。

以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。

（第１の実施形態）
〈受信ＬＳＩの全体構成〉
この発明の第１の実施形態による受信ＬＳＩの全体構成を図１に示す。この装置は、位相ロックループ（ＰＬＬ）３と、受信回路２とを備える。

〈ＰＬＬの内部構成〉
位相ロックループ（ＰＬＬ）３は、従来に存在するものと同様の構成であり，位相比較回路（ＰＦＤ）４，チャージポンプ（ＣＰ）５，ローパスフィルタ（ＬＰＦ）６と、電圧制御発振回路（ＶＣＯ）７と、分周器（ＤＩＶ）８とを含む。発振回路（ＶＣＯ）７は、リング状に接続された複数の遅延素子を含む。位相比較回路（ＰＦＤ）４は，リファレンスクロックＲｅｆＣｌｋと分周器（ＤＩＶ）８より出力されるクロックとを比較し、比較の結果に応じた誤差信号を出力する。チャージポンプ（ＣＰ）５は、位相比較回路（ＰＦＤ）４より出力された誤差信号に応じた電圧を出力する。ローパスフィルタ（ＬＰＦ）６は、チャージポンプ（ＣＰ）５より出力される電圧の高域成分を除去し、遅延制御信号として出力する。この遅延制御信号は、発振回路（ＶＣＯ）７に含まれる遅延素子（図示せず）と、アナログイコライザ９の内部に存在するアナログ遅延回路１２の遅延素子１３（図３参照）とに与えられる。発振回路（ＶＣＯ）７の遅延素子は、ローパスフィルタ（ＬＰＦ）６より出力される遅延制御信号に基づき遅延量を変更する。これにより、発振回路（ＶＣＯ）７よりデータ受信用のクロックとシステムクロックとが発生する。分周器（ＤＩＶ）８は、発振回路（ＶＣＯ）７より出力されるクロックを分周し、分周したクロックを位相比較回路（ＰＦＤ）４に出力する。

〈受信回路２の内部構成〉
受信回路２は、アナログイコライザ９と、クロックデータリカバリ回路（ＣＤＲ）１０とを含む。アナログイコライザ９は、位相ロックループ（ＰＬＬ）３に含まれるローパスフィルタ（ＬＰＦ）６より出力される遅延制御信号に基づいて受信信号をイコライズする。クロックデータリカバリ回路（ＣＤＲ）１０は、アナログイコライザ９からの差動信号よりデータをキャプチャする。

〈アナログイコライザ９の内部構成〉
アナログイコライザ９の内部構成を図２に示す。アナログイコライザ９は、混合器１１と、アナログ遅延回路１２とを備える。混合器１１は、入力差動信号ＤＩＮ＋，ＤＩＮ−とアナログ遅延回路１２からの遅延差動信号ＤＤＯＵＴ＋，ＤＤＯＵＴ−とを入力し、これらの差動信号を混合し混合差動信号ＤＭＯＵＴ＋，ＤＭＯＵＴ−を出力する。アナログ遅延回路１２は、混合器１１からの混合差動信号ＤＭＯＵＴ＋，ＤＭＯＵＴ−を遅延制御信号に応じた遅延量だけ遅延させて遅延差動信号ＤＤＯＵＴ＋，ＤＤＯＵＴ−として出力する。

〈混合器１１の内部構成〉
混合器１１の内部構成を図３に示す。混合器１１は、一般的な抵抗負荷のオペアンプにもう１対の差動入力段を追加した構成になっている。混合器１１は、ＭＯＳトランジスタＮ１〜Ｎ４と、負荷抵抗Ｒと、電流源Ｉ，αＩとを含む。ＭＯＳトランジスタＮ１，Ｎ２のゲートには、入力差動信号ＤＩＮ＋，ＤＩＮ−が与えられる。ＭＯＳトランジスタＮ３，Ｎ４のゲートには、遅延差動信号ＤＤＯＵＴ−，ＤＤＯＵＴ＋が与えられる。そして、２対の差動信号ＤＩＮ＋、ＤＩＮ−及び、ＤＤＯＵＴ＋、ＤＤＯＵＴ−の電位差ΔＶＤＩＮ（”ＶＤＩＮ＋”−”ＶＤＩＮ−”）及び、ΔＶＤＤＯＵＴ（”ＶＤＤＯＵＴ＋”−”ＶＤＤＯＵＴ−”）に応じて、差動出力信号ＤＭＯＵＴ＋、ＤＭＯＵＴ−を出力する。また、電流源Ｉ，αＩの電流比αを変えることにより、それぞれの差動信号入力が、差動出力信号に与える強度を調整することができる。この回路例において、入力信号と出力信号との関係を簡単に表すと、”ＶＤＭＯＵＴ＋”−”ＶＤＭＯＵＴ−”＝Ａ×（ΔＶＤＩＮ−α×ΔＶＤＤＯＵＴ）となる。ここで、Ａは、混合器のゲインであり、電流Ｉ、負荷抵抗Ｒ、及び、ＭＯＳトランジスタＮ１〜Ｎ４の特性によって決まる値である。

〈アナログ遅延回路１２の内部構成〉
アナログ遅延回路１２の内部構成を図４に示す。アナログ遅延回路１２は、縦続接続された複数段（ここでは４段）の遅延素子１３を含む。遅延素子１３は、位相ロックループ（ＰＬＬ）３に含まれるローパスフィルタ（ＬＰＦ）６からの遅延制御信号に応じた遅延量だけ混合器１１からの混合差動信号ＤＭＯＵＴ＋，ＤＭＯＵＴ−を遅延させる。また、遅延素子１３は、位相ロックループ（ＰＬＬ）３に含まれる発振回路（ＶＣＯ）７を構成する遅延素子と同様の特性を持っている。つまり、両者の遅延素子（アナログ遅延回路１２の遅延素子１３と発振回路（ＶＣＯ）７の遅延素子）は、遅延制御信号に対応する遅延量が等しい。これにより、アナログ遅延回路１２は、遅延制御信号に従って遅延量を容易に設定することができる。

〈アナログイコライザ９の動作〉
次に、図１に示した受信ＬＳＩに含まれるアナログイコライザ９の動作について説明する。

水晶発振器（図示せず）等によって生成されたリファレンスクロックＲｅｆＣｌｋが位相ロックループ（ＰＬＬ）３（図１参照）に入力される。リファレンスクロックＲｅｆＣｌｋは、受信データのデータレートに対応しており、そのデータレートの何分の一かのクロックである。位相ロックループ（ＰＬＬ）３において、位相比較回路（ＰＦＤ）４，チャージポンプ（ＣＰ）５，およびローパスフィルタ（ＬＰＦ）６を介して遅延制御信号が生成され、発振回路（ＶＣＯ）７に含まれる遅延素子（図示せず）とアナログイコライザ９に含まれるアナログ遅延回路１２の遅延素子（図４参照）に出力される。次に、発振回路（図１参照）は、遅延制御信号を受けてデータ受信用のクロックとシステムクロックとを発生する。

一方、アナログイコライザ９に含まれる混合器１１（図２参照）において、入力差動信号ＤＩＮ＋，ＤＩＮ−は、それぞれのＭＯＳトランジスタＮ１，Ｎ２（図３参照）に入力され、混合差動信号ＤＭＯＵＴ＋，ＤＭＯＵＴ−が出力される。

アナログ遅延回路１２に含まれる遅延素子（図４参照）は、位相ロックループ（ＰＬＬ）３に含まれるローパスフィルタ（ＬＰＦ）６より出力された遅延制御信号を受けて、混合器１１（図２参照）より出力された混合差動信号ＤＭＯＵＴ＋，ＤＭＯＵＴ−を遅延させて遅延差動信号ＤＤＯＵＴ＋，ＤＤＯＵＴ−を出力する。このとき、アナログ遅延回路１２（図２参照）による遅延量は、入力差動信号ＤＩＮ＋，ＤＩＮ−が示すデータの最小単位である。つまり、レベルの遷移（例えば、ＬｏｗレベルからＨｉｇｈレベルへの切り替わり）が生じる間隔（遷移と遷移との間隔）のうち最小の間隔分だけ遅延する。本実施形態では、データの最小間隔を１ビットとし、アナログ遅延回路１２の遅延量も１ビットとする。

アナログ遅延回路１２（図２参照）で遅延された遅延差動信号ＤＤＯＵＴ＋，ＤＤＯＵＴ−は、混合器１１のＭＯＳトランジスタＮ４，Ｎ３（図３参照）に入力される。また、入力差動信号ＤＩＮ＋，ＤＩＮ−は、それぞれＭＯＳトランジスタＮ１，Ｎ２（図３参照）に入力される。その結果、入力差動信号ＤＩＮ＋と遅延差動信号ＤＤＯＵＴ−とが足し合わされ混合差動信号ＤＭＯＵＴ＋として出力され、入力差動信号ＤＩＮ−と遅延差動信号ＤＤＯＵＴ＋とが足し合わされ混合差動信号ＤＭＯＵＴ−として出力される。このように、入力差動信号ＤＩＮ＋，ＤＩＮ−に、入力差動信号ＤＩＮ＋，ＤＩＮ−自身を１ビット遅延してさらに反転した信号（遅延差動信号ＤＤＯＵＴ−，ＤＤＯＵＴ＋）を足し合わせることにより、入力差動信号ＤＩＮ＋，ＤＩＮ−より前に存在する振幅の影響が削除された信号（混合差動信号ＤＭＯＵＴ＋，ＤＭＯＵＴ−）が出力される。このとき、入力差動信号ＤＩＮ＋，ＤＩＮ−の振幅（（ＤＩＮ＋）−（ＤＩＮ−））の極性と遅延差動信号ＤＤＯＵＴ＋，ＤＤＯＵＴ−の振幅（（ＤＤＯＵＴ−）−（ＤＤＯＵＴ＋））の極性とが同じ場合、混合器１１から出力される混合差動信号ＤＭＯＵＴ＋，ＤＭＯＵＴ−の振幅（（ＤＭＯＵＴ＋）−（ＤＭＯＵＴ−））は入力差動信号ＤＩＮ＋，ＤＩＮ−だけが入力された場合の出力振幅よりも大きくなり、入力差動信号ＤＩＮ＋，ＤＩＮ−の振幅の極性と遅延差動信号ＤＤＯＵＴ＋，ＤＤＯＵＴ−の振幅の極性とが異なる場合、混合器１１から出力される混合差動信号ＤＭＯＵＴ＋，ＤＭＯＵＴ−の振幅は入力差動信号ＤＩＮ＋，ＤＩＮ−だけが入力された場合の出力振幅よりも小さくなる。

混合器１１（図２参照）によって混合された混合差動信号ＤＭＯＵＴ＋，ＤＭＯＵＴ−は、さらにアナログ遅延回路１２（図２参照）およびクロックデータリカバリ回路（ＣＤＲ）１０（図１参照）に出力される。

〈差動信号の変化〉
次に、上述の処理における入力差動信号ＤＩＮ＋，ＤＩＮ−の変化の一例を図５を参照しつつ説明する。

まず、混合器１１は、入力差動信号ＤＩＮ＋，ＤＩＮ−（図５（ａ））とアナログ遅延回路１２からの遅延差動信号ＤＤＯＵＴ＋，ＤＤＯＵＴ−（図５（ｂ））とを混合し、混合差動信号ＤＭＯＵＴ＋，ＤＭＯＵＴ−（図５（ｃ））を出力する。ここで、入力差動信号ＤＩＮ＋，ＤＩＮ−に対して上述の処理を行わない場合と図５（ｃ）と図５（ｅ）とを参照しつつ比較する。

図５（ｅ）は、上述の処理を行わずに混合器１１より出力される混合差動信号ＤＭＯＵＴ＋，ＤＭＯＵＴ−と同等の振幅まで入力差動信号ＤＩＮ＋，ＤＩＮ−の振幅を増幅したものである。図５（ｃ）と図５（ｅ）とを比較し黒丸で囲った部分に注目すると、上述の処理を行わない場合（図５（ｅ））では振幅は小さいままであり、一方、上述の処理を行った場合（図５（ｃ））では振幅が増幅してることがわかる。さらに、これらの差動信号（図５（ｃ）および図５（ｅ））の振幅をＣＭＯＳレベルまで増幅したもの（図（ｄ）および図（ｆ））では、その違いがさらに明瞭になる。後段の装置（例えばデジタル装置等）は、上述の処理が行われていない差動信号（図５（ｆ））を入力する場合では黒丸で囲った部分の振幅を検出することができない。一方、上述の処理が行われた差動信号（図５（ｄ））を入力する場合では黒丸で囲った部分の振幅を検出することができる。

このように、上述の処理によりイコライズを行うことができる。

〈効果〉
以上のように、アナログ遅延回路１２に含まれる遅延素子１３は、位相ロックループ（ＰＬＬ）３に含まれるローパスフィルタ（ＬＰＦ）６からの遅延制御信号に対応する遅延量だけ混合差動信号ＤＭＯＵＴ＋，ＤＭＯＵＴ−を遅延する。アナログ遅延回路１２に含まれる遅延素子１３は、位相ロックループ（ＰＬＬ）３に含まれる発振回路（ＶＣＯ）７の遅延素子と同じ特性を有する。これにより、アナログ遅延回路１２における遅延量を容易に設定することができ、入力差動信号ＤＩＮ＋，ＤＩＮ−の振幅情報を保ちつつ連続的に遅延させることが可能なＩＩＲフィルタ型（フィードバック型）のアナログイコライザ９を実現することができる。

また、電流源Ｉ，αＩより出力される電流量Ｉ，αＩを調整することができるので、入力差動信号ＤＩＮ＋，ＤＩＮ−と遅延差動信号ＤＤＯＵＴ＋，ＤＤＯＵＴ−との混合比を調整することができる。これにより、アナログ遅延回路１２より出力される遅延差動信号ＤＤＯＵＴ＋，ＤＤＯＵＴ−によって入力差動信号ＤＩＮ＋，ＤＩＮ−に及ぼされる影響を調整することが可能となる。

また、リファレンスクロックＲｅｆＣｌｋは、一般的には受信データのデータレートの何分の一かのクロックである。また、データレートは、あらかじめ規格等で定められている。よって、リファレンスクロックＲｅｆＣｌｋをデータレートに対応するように設定することは容易である。つまり、アナログ遅延回路１２において、受信データのデータレートに対応した遅延量を設定することは容易であり、データレートと遅延量との位相がずれても位相ロックループ（ＰＬＬ）のようにその位相差を補正することができる。

また、アナログ遅延回路１２の遅延量を調整するために位相ロックループ（ＰＬＬ）３を利用することにより回路規模を抑えることができる。

なお、種々のデータレートに対応するように、遅延素子１３の個数が異なるアナログイコライザ９を複数個備えることも考えられる。または、遅延素子１３の個数を変更することができるアナログイコライザ９を備えることも考えられる。これにより、種々のデータレートに対してイコライズ処理を行うことが可能となる。

なお、本実施形態におけるアナログイコライザ９は２ＴＡＰ構成になっているが、混合器１１の入力ノードを増やしアナログ遅延回路１２の段数を増やすことによりＴＡＰ数を増やすことができる。

なお、アナログ遅延回路１２の遅延素子１３と発振回路の遅延素子とが同じ特性を有していなくても構わない。本実施形態において、両者に含まれる遅延素子の特性を同等なものにしたのは、遅延制御信号に対応する遅延量の設定を容易にするためである。つまり、遅延制御信号と遅延素子１３の遅延量との関係がわかっていればよい。

なお、アナログ遅延回路１２に入力される混合差動信号ＤＭＯＵＴ＋，ＤＭＯＵＴ−の振幅とアナログ遅延回路１２により出力される遅延差動信号ＤＤＯＵＴ＋，ＤＤＯＵＴ−の振幅とを合わせることにより、アナログ遅延回路１２による遅延量が発振回路（ＶＣＯ）７に含まれる遅延素子の遅延量にさらに近づけることができる。これにより、アナログ遅延回路１２における遅延量をさらに容易に設定することができる。

なお、混合器１１において、遅延制御信号にオフセットを加えてもよい。これにより、入力差動信号ＤＩＮ＋と遅延差動信号ＤＤＯＵＴ−との設置位置の違いによる位相差等を補正することができる。

なお、ここではＰＬＬ３を用いた例を示したがＤＬＬ等を用いたシステムにおいても同様のことが可能である。

（第２の実施形態）
〈受信ＬＳＩの全体構成〉
この発明の第２の実施形態による受信ＬＳＩの全体構成は第１の実施形態と同様であるが、アナログイコライザ９の内部構成が異なる。

〈アナログイコライザ９の内部構成〉
上記受信ＬＳＩに含まれるアナログイコライザ９の内部構成を図６に示す。図６に示すアナログイコライザ９は、図２に示したアナログイコライザ９に加えてアンプ１４を備える。アンプ１４は、入力差動信号ＤＩＮ＋，ＤＩＮ−の振幅がアナログ遅延回路１２からの遅延差動信号ＤＤＯＵＴ＋，ＤＤＯＵＴ−の振幅に合うように入力差動信号ＤＩＮ＋，ＤＩＮ−の振幅を増幅し増幅入力差動信号ＤＡＩＮ＋，ＤＡＩＮ−として出力する。混合器１１は、アンプ１４からの増幅入力差動信号ＤＡＩＮ＋，ＤＡＩＮ−とアナログ遅延回路１２からの遅延差動信号ＤＤＯＵＴ＋，ＤＤＯＵＴ−とを混合し混合差動信号ＤＭＯＵＴ＋，ＤＭＯＵＴ−として出力する。

〈効果〉
このように、混合器１１に入力される差動信号（増幅入力差動信号ＤＡＩＮ＋，ＤＡＩＮ−および遅延差動信号ＤＤＯＵＴ＋，ＤＤＯＵＴ−）の振幅が等しくなるため、これらの混合比の調整を容易に行うことが可能となる。つまり、イコライザの強度調整が可能となる。

（第３の実施形態）
〈受信ＬＳＩの全体構成〉
この発明の第３の実施形態による受信ＬＳＩの全体構成は、図１に示したものと同じであるが、アナログイコライザ９の内部構成が異なる。詳しく述べると、第３の実施形態によるアナログイコライザ９は、第１の実施形態によるものと比較すると、混合器１１および遅延回路の配置が異なる。

〈アナログイコライザ９の内部構成〉
次に、第２の実施形態によるアナログイコライザ９の内部構成を図７に示す。

アナログイコライザ９は、第１の実施形態と同様に、混合器１１と、アナログ遅延回路１２とを含む。各回路の配置は、図７に示すようにＦＩＲフィルタ型を示す。

〈アナログイコライザ９の動作〉
次に、図７に示したアナログイコライザ９の動作について説明する。

水晶発振器（図示せず）等によって生成されたリファレンスクロックＲｅｆＣｌｋが位相ロックループ（ＰＬＬ）３（図１参照）に入力される。位相ロックループ（ＰＬＬ）３において、位相比較回路（ＰＦＤ）４，チャージポンプ（ＣＰ）５，およびローパスフィルタ（ＬＰＦ）６を介して遅延制御信号が生成され、発振回路（ＶＣＯ）７に含まれる遅延素子（図示せず）とアナログイコライザ９に含まれるアナログ遅延回路１２（図７参照）の遅延素子（図４参照）に出力される。次に、発振回路（図１参照）は、遅延制御信号を受けてデータ受信用のクロックとシステムクロックとを発生する。

一方、アナログ遅延回路１２（図７参照）に含まれる遅延素子（図４参照）は、位相ロックループ（ＰＬＬ）３に含まれるローパスフィルタ（ＬＰＦ）６（図１参照）より出力された遅延制御信号を受けて、入力差動信号ＤＩＮ＋，ＤＩＮ−を遅延し、遅延した遅延差動信号ＤＤＯＵＴ１＋，ＤＤＯＵＴ１−を出力する。

アナログ遅延回路１２（図７参照）で遅延させて遅延差動信号ＤＤＯＵＴ１＋，ＤＤＯＵＴ１−は、混合器１１のＭＯＳトランジスタＮ４，Ｎ３（図３参照）に入力される。また、入力差動信号ＤＩＮ＋，ＤＩＮ−は、それぞれＭＯＳトランジスタＮ１，Ｎ２（図３参照）に入力される。その結果、入力差動信号ＤＩＮ＋と遅延差動信号ＤＤＯＵＴ１＋とが足し合わされ混合差動信号ＤＭＯＵＴ１＋として出力され、入力差動信号ＤＩＮ−と遅延差動信号ＤＤＯＵＴ１−とが足し合わされ混合差動信号ＤＭＯＵＴ１−として出力される。このとき、入力差動信号ＤＩＮ＋，ＤＩＮ−の振幅（（ＤＩＮ＋）−（ＤＩＮ−））の極性と遅延差動信号ＤＤＯＵＴ＋，ＤＤＯＵＴ−の振幅（（ＤＤＯＵＴ１−）−（ＤＤＯＵＴ１＋））の極性とが同じ場合、混合器１１から出力される混合差動信号ＤＭＯＵＴ１＋，ＤＭＯＵＴ１−の振幅（（ＤＭＯＵＴ１＋）−（ＤＭＯＵＴ１−））は入力差動信号ＤＩＮ＋，ＤＩＮ−だけが入力された場合の出力振幅よりも大きくなり、入力差動信号ＤＩＮ＋，ＤＩＮ−の振幅の極性と遅延差動信号ＤＤＯＵＴ１＋，ＤＤＯＵＴ１−の振幅の極性とが異なる場合、混合器１１から出力される混合差動信号ＤＭＯＵＴ１＋，ＤＭＯＵＴ１−の振幅は入力差動信号ＤＩＮ＋，ＤＩＮ−だけが入力された場合の出力振幅よりも小さくなる。

混合器１１（図７参照）によって混合された遅延差動信号ＤＤＯＵＴ＋，ＤＤＯＵＴ−は、アナログ遅延回路１２（図７参照）クロックリカバリ回路（ＣＤＲ）（図１参照）に出力される。

〈効果〉
以上のように、アナログ遅延回路１２に含まれる遅延素子は、位相ロックループ（ＰＬＬ）３に含まれるローパスフィルタ（ＬＰＦ）より出力された遅延制御信号に対応する遅延量だけ入力差動信号ＤＩＮ＋，ＤＩＮ−を遅延する。アナログ遅延回路１２に含まれる遅延素子は、位相ロックループ（ＰＬＬ）３に含まれる発振回路（ＶＣＯ）７の遅延素子と同じ特性を有する。これにより、アナログ遅延回路１２における遅延量を容易に設定することができる。

（第４の実施形態）
〈受信ＬＳＩの全体構成〉
この発明の第４の実施形態による受信ＬＳＩの全体構成は第３の実施形態と同様であるが、アナログイコライザ９の内部構成が異なる。

〈アナログイコライザ９の内部構成〉
上記受信ＬＳＩに含まれるアナログイコライザ９の内部構成を図８に示す。図８に示すアナログイコライザ９は、図７に示したアナログイコライザ９に加えてアンプ１４を備える。アンプ１４は、入力差動信号ＤＩＮ＋，ＤＩＮ−の振幅がアナログ遅延回路１２からの遅延差動信号ＤＤＯＵＴ＋，ＤＤＯＵＴ−の振幅に合うように入力差動信号ＤＩＮ＋，ＤＩＮ−の振幅を増幅し増幅入力差動信号ＤＡＩＮ＋，ＤＡＩＮ−として出力する。混合器１１は、アンプ１４からの増幅入力差動信号ＤＡＩＮ＋，ＤＡＩＮ−とアナログ遅延回路１２からの遅延差動信号ＤＤＯＵＴ１＋，ＤＤＯＵＴ１−とを混合し混合差動信号ＤＭＯＵＴ１＋，ＤＭＯＵＴ１−として出力する。

〈効果〉
このように、混合器１１に入力される差動信号（増幅入力差動信号ＤＡＩＮ＋，ＤＡＩＮ−および遅延差動信号ＤＤＯＵＴ１＋，ＤＤＯＵＴ１−）の振幅が等しくなるため、これらの混合比の調整を容易に行うことが可能となる。

この発明によるアナログイコライザは、容易に遅延量を設定することができるので、ケーブルを介して伝送される電気信号を受信する装置等について有用である。

この発明の第１の実施形態による受信ＬＳＩの全体構成を示すブロック図である。図１に示したアナログイコライザ９の内部構成を示すブロック図である。図２に示した混合器１１の内部構成を示す回路図である。図２に示したアナログ遅延回路１２の内部構成を示すブロック図である。アナログイコライザ９における入力差動信号ＤＩＮ＋，ＤＩＮ−の変化を示す波形図である。この発明の第２の実施形態におけるアナログイコライザ９の内部構成を示すブロック図である。この発明の第３の実施形態におけるアナログイコライザ９の内部構成を示すブロック図である。この発明の第４の実施形態におけるアナログイコライザ９の内部構成を示すブロック図である。

１受信ＬＳＩ
２受信回路
３位相ロックループＰＬＬ
４位相比較回路ＰＦＤ
５チャージポンプＣＰ
６ローパスフィルタＬＰＦ
７発振回路ＶＣＯ
８分周器ＤＩＶ
９アナログイコライザ
１０クロックデータリカバリ回路ＣＤＲ
１１混合器
１２アナログ遅延回路
１３遅延素子
１４アンプ
Ｎ１，Ｎ２，Ｎ３，Ｎ４ＭＯＳトランジスタ
Ｒ負荷抵抗
Ｉ，αＩ電流源
ＲｅｆＣｌｋリファレンスクロック
ＤＩＮ＋，ＤＩＮ− 入力差動信号
ＤＤＯＵＴ＋，ＤＤＯＵＴ−，ＤＤＯＵＴ１＋，ＤＤＯＵＴ１− 遅延差動信号
ＤＭＯＵＴ＋，ＤＭＯＵＴ−，ＤＭＯＵＴ１＋，ＤＭＯＵＴ１− 混合差動信号
ＤＡＩＮ＋，ＤＡＩＮ− 増幅入力差動信号

Claims

受信信号に対してイコライズ処理を施す受信回路であって、
位相ロックループと、
アナログイコライザとを備え、
前記位相ロックループは、
それぞれの遅延量が遅延制御信号によって制御可能なリング状に接続された複数の遅延素子を含み、前記遅延制御信号に応じた周波数を有する発振クロックを生成する電圧制御発振回路と、
前記受信信号のデータレートに応じた周波数を有するリファレンスクロックと前記発振クロックとの周波数差あるいは位相差に基づき、前記遅延制御信号を生成する遅延制御回路とを含み、
前記アナログイコライザは、
前記受信信号から遅延信号を差し引いて混合信号を生成する混合器と、
前記混合器によって生成された混合信号を遅延させて前記遅延信号を生成するものであり、前記受信信号のデータレートに応じた遅延量に維持されるように前記遅延制御信号によって遅延量が制御されるアナログ遅延回路とを含む
ことを特徴とする受信回路。
受信信号に対してイコライズ処理を施す受信回路であって、
位相ロックループと、
アナログイコライザとを備え、
前記位相ロックループは、
それぞれの遅延量が遅延制御信号によって制御可能なリング状に接続された複数の遅延素子を含み、前記遅延制御信号に応じた周波数を有する発振クロックを生成する電圧制御発振回路と、
前記受信信号のデータレートに応じた周波数を有するリファレンスクロックと前記発振クロックとの周波数差あるいは位相差に基づき、前記遅延制御信号を生成する遅延制御回路とを含み、
前記アナログイコライザは、
前記受信信号を遅延させて前記遅延信号を生成するものであり、前記受信信号のデータレートに応じた遅延量に維持されるように前記遅延制御信号によって遅延量が制御されるアナログ遅延回路と、
前記受信信号から前記アナログ遅延回路によって生成された遅延信号を差し引いて混合信号を生成する混合器とを含む
ことを特徴とする受信回路。