JPH04262639A - 双方向ディジタル伝送装置 - Google Patents

双方向ディジタル伝送装置

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JPH04262639A
JPH04262639A JP3023098A JP2309891A JPH04262639A JP H04262639 A JPH04262639 A JP H04262639A JP 3023098 A JP3023098 A JP 3023098A JP 2309891 A JP2309891 A JP 2309891A JP H04262639 A JPH04262639 A JP H04262639A
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JP
Japan
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output
counter
phase
control circuit
clock
Prior art date
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Application number
JP3023098A
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English (en)
Inventor
Masaru Kokubo
優 小久保
Keizo Yabuta
藪田 恵三
Motohiro Kuniyone
国米 基宏
Kazuo Daimon
一夫 大門
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、エコーキャンセラを用
いた伝送装置にかかり、特に、同期確立後の位相調整、
および、フレーム同期が自分の送信した信号に誤って同
期することを防止する同期検出手法に関する。
【0002】
【従来の技術】エコーキャンセラを用いた全2重伝送装
置において、局側受信装置の受信位相を制御する方法は
、ISSCC ’89のFAM17.4「2B1Q T
ransceiver forthe ISDN Su
bscriber Loop」やISSCC ’90の
WPM2.1「Mixed Digital/Anal
og Signal Processing for 
a Single−Chip 2B1Q U Inte
rfaceTransceiver」にて述べられてい
るVCOと位相比較器から構成されるPLLを用いて、
受信位相を決定する方法やIEEE JOURNAL 
OF SOLID−STATE CIRCUITS, 
VOL.24,NO.6の「A Digital Si
gnal Processor for an ANS
I Standard ISDN Transceiv
er」にて述べられる可変位相フィルタを用いる方法と
、特願平1−302121 号にて述べられている受信
クロックを制御して最適位相を検出する方法がある。
【0003】
【発明が解決しようとする課題】受信位相検出にVCO
を用いたPLLによる方法は、受信位相情報が前回の通
話終了とともに失われてしまうため、次回の起動要求(
ウォームスタート)時の起動時間が大きかった。
【0004】また、可変位相フィルタを用いる方法は、
選択する位相の数に相当するフィルタ係数を用意する必
要があるため、多数のメモリ素子が必要である。
【0005】受信クロックを制御する方法は、高速に受
信位相を確定できる長所がある。しかし、通話状態にお
いて受信位相を変更した場合、エコーキャンセラの内部
係数が追随できず、エコーキャンセラ出力にエラーが含
まれるので、受信位相の制御は困難である。したがって
、受信位相を固定する必要があり、同期確立後の線路状
態変動に追随できなかった。
【0006】また、受信位相制御方法に関係なく、エコ
ーキャンセラを用いた伝送装置においては、エコーキャ
ンセラが抑圧できなかったエコー残信号を受信装置が等
化してしまい、あたかも自分の送信信号に収束する可能
性があった。
【0007】本発明の目的は、ウォームスタート時の起
動時間の増加を防止し、ROM等のハード量の増加を抑
え、同期確立後の線路の状態変動に追随できる方法と自
分の送信信号に対する誤収束を防止する方法を提供する
ことにある。
【0008】
【課題を解決するための手段】ディジタル加入者伝送は
、局側伝送装置と端末側伝送装置の2つによって双方向
伝送を行なう。ディジタル加入者伝送装置において、端
末側伝送装置は局側伝送装置に対する同期が取れている
ので、局側伝送装置の最適受信位相は、局側伝送装置の
送信位相から伝送路の遅延に相当する位相差だけずれた
ものになる。したがって、局側伝送装置の受信位相は、
局のマスタークロックに対して同一の周波数で一定の位
相差を持つという特徴がある。まず、局側伝送装置の受
信初期位相を確定するため、カウンタによりディジタル
的にマスタークロックから一定の位相差を有するクロッ
クを発生させ、最適位相に最も近い位相を選択する。そ
の後、VCOで構成したPLLによってアナログ的な位
相制御を行ない、温度や張力の変動による最適受信位相
からの微小なずれを補正する構成を用いる。
【0009】自分の送信信号に対する誤収束を防止する
方法は、フレーム同期信号の位置が送信と受信とで異な
るため、受信器が再生した信号のフレーム同期信号の位
置を検出し、正しい位置にフレーム同期信号がない場合
には再トレーニングを行なうようにすれば良い。
【0010】
【作用】カウンタによりディジタル的にマスタークロッ
クから一定の位相差を有するクロックを発生させ、最適
位相に最も近い位相を選択することで局側端末装置の受
信初期位相を検出する方法は、周波数同期が保証されて
いるため同期はずれを起こさないという利点がある。ま
た、VCOを用いたPLLによって位相制御する場合と
比較して、1回の位相制御幅を大きく設計できるので、
初期位相を検出する時間を短縮できる。
【0011】次に、一度初期位相を確定した後、VCO
で構成したPLLによってアナログ的に局側受信位相の
制御を行なうことは、微小な位相ずれを補正することが
可能となるので、線路条件の温度や張力の変化により変
動した受信位相の最適点に追従することが可能となる。
【0012】したがって、上記方式を組合せることによ
り、ウォームスタート時の起動時間の増加を防止し、R
OM等のハード量の増加を抑え、同期確立後の線路の状
態変動に追随できる。
【0013】また、正しい位置にフレーム同期信号がな
い場合、自分の送信信号に対する誤収束した状態とみな
せるので、再トレーニングによって正しい位相に収束で
きる。
【0014】
【実施例】以下、本発明の一実施例を図1〜図5により
説明する。図1はVCXOを用いたときの構成、図2は
VCOを用いたときの構成、図3は位相遅延器を用いた
ときの構成を示す。
【0015】局側伝送装置は、受信信号を入力し、定め
られた位相においてAD変換信号を出力するA/D変換
器1と、受信信号の波形等化を行なう等化器2と、波形
等化された受信信号を識別する識別器3と、等化器出力
と識別器出力から受信信号の最適な識別位相を検出する
識別位相検出器4と、マスタークロック(MASTER
−CLK)とVCXO13出力との位相差を検出する位
相検出器5と、一致回路7出力によってリセットされ、
VCXO13出力を分周するカウンタ6−1と、送信ク
ロック(TX−CLK)にてリセットされ、VCXO1
3出力を分周するカウンタ6−2と、送信クロック(T
X−CLK)にてリセットされ、マスタークロック(M
ASTER−CLK)を分周するカウンタ6−3と、カ
ウンタ6−2出力とup/downカウンタ8−1出力
とが一致したときカウンタ6−1をリセットする信号を
出力する一致回路7と、ウォームスタート時に位相差検
出器11出力をプリセットし、微調整切り換え信号によ
って停止し、識別位相検出器4出力のLEADおよびL
AG信号によってカウントアップまたはカウントダウン
するup/downカウンタ8−1と、セレクタ14に
よって切り換えられたLEADまたはLAG信号を積分
し、VCXO13を制御する信号を出力するループフィ
ルタ9と、ループフィルタ9出力に対応して発振周波数
を制御できるVCXO13と、カウンタ6−3出力とカ
ウンタ6−1出力との位相差を検出する位相差検出器1
1と、送信データを線路へ送出する送信回路17と、送
信信号の受信信号への漏れ込みを抑圧するエコーキャン
セラ16と、送信信号と受信信号との分離を行なう2線
4線変換器19と、線路20とから構成される。
【0016】制御回路は、受信データと送信データに時
分割の形式にて含まれる制御信号を検出し、伝送装置の
動作を制御する回路である。本実施例では、受信データ
内の所定のタイムスロットに現われるact 信号を検
出したとき、微調整切替え信号を1にする。また、受信
データ内の別の所定タイムスロットに現われるDeac
t 信号を検出したとき、Deact 要求信号を1と
する。act 信号は初期立上げ手段が完全に終了し、
通話状態に移行したことを示すビットで、また、Dea
ct 信号は、交換機より通話を切断する指示を示すビ
ットである。
【0017】次に、図1を用いて、VCXOを用いたと
きの動作について述べる。
【0018】受信信号は、A/D変換器によりディジタ
ル信号に変換される。A/D変換器のサンプル点は、カ
ウンタ6−1出力である動作クロックによって決定され
る。
【0019】ここでは、A/D変換してディジタル的に
信号処理を行なう例をもとに以下の制御方法を示すが、
この方法に囚われることない。例えば、スイッチトキャ
パシタなどのアナログ的な信号処理を行なう例でも同様
に適用が可能である。
【0020】A/D変換された受信信号は、エコーキャ
ンセラ16によって送信信号が受信信号に漏れ込んだ成
分の抑圧を行なう。次に等化器2によって波形等化を行
ない、線路による符号間干渉を抑圧する。波形等化され
た受信信号は、識別器3によって伝送符号からバイナリ
符号に変換される。一般に加入者線伝送に用いられる符
号としては、2B1Qと呼ばれる4値符号や4B3Tと
呼ばれる3値符号が使用される。識別器3は、これらの
符号則に対応して構成される。識別器3出力と等化器2
出力とを用いて、受信信号の最適位相を検出する。
【0021】最適位相の検出方法は、特願平1−302
121 号に示されているプリカーソル(1UIタイミ
ング前にサンプルした受信信号、例えば、北米規格にお
いては、1UI=12.5μsec)における符号間干
渉量を0に制御する方法がある。また、位相同期パタン
の位相を検出する方法などが考えられるが、本発明にお
いては、どの識別位相検出方式を用いても問題ない。
【0022】識別位相検出器4出力は、位相進み信号L
EADと位相遅れ信号LAGの2種類である。このLE
ADおよびLAG信号は、up/downカウンタ8−
1に入力される。up/downカウンタ8−1は、L
EAD信号のとき−1(カウントダウン),LAG信号
のとき+1(カウントアップ)を積分する。したがって
、up/downカウンタ8−1は、例えば、加算器と
遅延素子によって、同等の機能を持つ回路を構成できる
。一致回路7により、up/downカウンタ8−1出
力とカウンタ6−2出力との一致を取り、一致したタイ
ミングにて、カウンタ6−1をリセットする。カウンタ
6−1,6−2はVCXO13出力を分周し、しかも、
カウンタ6−3は、送信クロック(TX−CLK)の立
上りタイミングでリセットされる。
【0023】VCXO13出力は、マスタークロック(
MASTER−CLK)と位相比較器5によりマスター
クロックとの位相差を検出し、セレクタ14、およびル
ープフィルタ9とで構成するPLLによって、マスター
クロックとの同期が確立されている。したがって、カウ
ンタ6−1は、送信クロックに対してup/downカ
ウンタ8−1出力に相当する時間の位相差を持つ。カウ
ンタ6−1出力をA/D変換器の動作クロックとするこ
とで、受信信号のサンプル点を規定できる。セレクタ1
4の切り換え信号により、粗い位相制御と細かい位相制
御との切り換えを行なう。切り換え信号が0のとき、セ
レクタ入力Bが選択され、LAG,LEAD信号に位相
検出器5出力が接続される。
【0024】この状態は、粗い位相制御、つまり、up
/downカウンタ8−1出力によって決定される位相
に制御される。切り換え信号が1のとき、セレクタ入力
Aが選択され、LAG,LEAD信号に識別位相検出器
4出力が接続される。up/downカウンタ8−1は
停止されているので、識別位相検出器4出力による粗い
位相制御は行なわれない。また、識別位相検出器4出力
は、セレクタ14を介して、ループフィルタ9に入力さ
れているので、VCXO13出力の位相が識別位相検出
器4出力によって制御させる。VCXO13は高いQを
持つ発振器であるので、VCXO13の位相は連続的に
、しかも、ゆっくりと変化する。したがって、受信位相
の微調整が行なえる。ウォームスタート時の起動時間を
短縮するため、位相差検出器11を用いる。位相差検出
器11は、カウンタ6−3出力をカウンタ6−1出力が
例えばすべて0になったタイミングにて保持する回路で
ある。保持した結果をup/downカウンタ8−1へ
ウォームスタート時にプリセットする。この方法により
、受信位相の保持が可能となり、ウォームスタートの収
束を早めることができる。
【0025】図2は、本発明の別の実施例である。局側
伝送装置は、図1の実施例と同様に、A/D変換器1,
等化器2,識別器3,識別位相検出器4,カウンタ6−
1〜3,一致回路7,up/downカウンタ8−1,
ループフィルタ9,位相差検出器11,送信回路17,
エコーキャンセラ16,2線4線変換器19,線路20
と識別位相検出器4出力を積分し、ループフィルタ9へ
定常位相誤差を与える積分器12,ループフィルタ9出
力に制御され、周波数可変な発振器VCO10から構成
される。
【0026】以下、図2を用いて動作説明を行なう。位
相検出器5とループフィルタ9とVCO10とカウンタ
6−2によって構成されるPLLによって、TX−CL
Kに同期した15.36MHz のクロックが発生でき
る。このPLL構成に対し、識別位相検出器4と積分器
12によって定常位相誤差を与え、VCO10出力をT
X−CLKに対し位相制御をする。図1の実施例と同様
に初期起動状態においては、up/downカウンタ8
−1による離散的な位相制御を行ない、初期収束の高速
化を図っている。初期収束が完了した後、up/dow
nカウンタ8−1の動作を停止し、識別位相検出器4の
出力を積分器12に入力し、ループフィルタ9への定常
位相誤差を制御する方法でA/D変換器1に供給される
クロックの位相を可変にする。また、図1の実施例と同
様に、ウォームスタート時の識別位相を記憶するため、
位相差検出器11を用いて、DEACT要求時の識別位
相を記憶しておき、次の起動要求時にup/downカ
ウンタ8−1へプリセットするように構成する。
【0027】図3は、本発明のもう一つ別の実施例であ
る。局側伝送装置は、図1の実施例と同様に、A/D変
換器1,等化器2,識別器3,識別位相検出器4,カウ
ンタ6−1〜3,一致回路7,up/downカウンタ
8−1,ループフィルタ9,送信回路17,2線4線変
換器19,線路20,ループフィルタ9出力に制御され
、周波数可変な発振器VCO10,VCO10出力を選
択するクロック選択器15,識別位相検出器4出力によ
りカウントアップまたはカウントダウンするup/do
wnカウンタ8−2から構成される。
【0028】以下、図3をもとに動作を説明する。位相
検出器5とループフィルタ9とVCO10によるPLL
により、マスタークロック15.36MHz とVCO
10 出力を同期させる。VCO10は一般に遅延イン
バーターなどを縦列接続した構成にて実現されるので、
VCO10には、同一周波数で、しかも、位相の異なっ
たクロックを出力できる。例えば、遅延インバーターを
21段とした場合、3.1nsec ずつ位相が異なっ
た21種類のクロックが出力される。この21種類のク
ロックの一つをクロック選択器15が選択し、カウンタ
6−1,6−2に入力する。これにより、A/D変換器
の動作クロックの位相が制御できる。この実施例の場合
においても図1の実施例と同様に初期起動状態において
は、up/downカウンタ8−1による離散的な位相
制御を行ない、初期収束の高速化を図っている。停止要
求を受け取った後、up/downカウンタ8−2への
制御を保留することにより、図1や図2に示す実施例の
ような位相差検出器は不要となる。
【0029】図4に、正しい位置にフレーム同期信号が
ない場合、自分の送信信号に対する誤収束した状態とみ
なし、再トレーニングによって正しい位相に収束できる
ようにした実施例を示す。局側伝送装置は、図2に示す
実施例の構成に、フレーム位相検出器21,受信フレー
ム検出器22が追加されたブロックから構成される。た
だし、この構成は、図2の実施例の場合だけでなく、図
1および図3の実施例についても同様に実現可能である
。以下、動作説明を行なう。フレーム位相差検出器18
は、送信フレームタイミングと受信フレームタイミング
との位相差を検出する。検出方法は、カウンタを用いて
受信フレームの立ち上がるタイミングと送信フレームの
立ち上がるタイミングとの間隔をフレーム周期(1.5
msec)よりも速い、例えば、ボーレート間隔(12
.5μsec)のクロックによって計数する方法が考え
られる。ANSIによって、送信フレームと受信フレー
ムの間隔は図5に示すように、60±1UIと規定され
ている。したがって、送信フレームの位相と受信フレー
ムの位相差がほとんどない場合、または、わずかの遅延
しかない場合には、等化器が自分の送信信号のエコーに
収束したと考えられ、等化器とエコーキャンセラの係数
をリセットし、再度、トレーニングを行なうようにする
【0030】
【発明の効果】カウンタによりディジタル的にマスター
クロックから一定の位相差を有するクロックを発生させ
、最適位相に最も近い位相を選択することで局側端末装
置の受信初期位相を検出し、次に、初期位相を確定した
後、VCOやVCXOなどにて構成したPLLによって
連続的な局側受信位相の制御を行なうことは、微小な位
相ずれを補正することが可能となるので、線路条件の温
度や張力の変化により変動した受信位相の最適点に追従
できる。また、周波数同期が保証されているため同期は
ずれを起こさない点と、VCOを用いたPLLによって
位相制御する場合と比較して、1回の位相制御幅を大き
く設計できるので、初期位相を検出する時間を短縮でき
る点の2つの利点がある。したがって、上記方式を組合
せることにより、ウォームスタート時の起動時間の増加
を防止し、ROM等のハード量の増加を抑え、同期確立
後の線路の状態変動に追随できる。
【0031】また、正しい位置にフレーム同期信号がな
い場合、自分の送信信号に対する誤収束した状態とみな
せるので、再トレーニングによって正しい位相に収束で
きる。
【図面の簡単な説明】
【図1】VCXOを用いた場合の実施例。
【図2】VCOを用いた場合の実施例。
【図3】クロック選択器を用いた場合の実施例。
【図4】フレーム検出を行なった場合の実施例。
【図5】送信フレームと受信フレームとの間隔を示す図
【符号の説明】
1…A/D変換器、2…等化器、3…識別器、4…識別
位相検出器、5…位相検出器、6−1〜6−3…カウン
タ、7…一致回路、8−1〜8−2…UP/DOWNカ
ウンタ、9…ループフィルタ、10…VCO、11…位
相差検出器、12…積分器、13…VCXO、14…セ
レクタ、15…クロック選択器、16…エコーキャンセ
ラ、17…送信器、18…加算器、19…2線4線変換
器、20…線路。

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】エコーキャンセラを用いて送信信号から受
    信信号への廻り込みを抑圧するための双方向ディジタル
    伝送装置であって、トレーニング状態に対応し、2段階
    以上の位相変化幅が可変なように、上記受信信号をサン
    プルするためのクロックを発生するためのクロック回路
    を備えたことを特徴とする双方向ディジタル伝送装置。
  2. 【請求項2】前記クロック回路が、第1のクロック制御
    回路と第2のクロック制御回路とから構成され、該第1
    のクロック制御回路が識別位相検出器と、その出力を積
    分するUP/DOWNカウンタと、VCXO(電圧制御
    水晶発振器)と、VCXO出力をカウントする第1のカ
    ウンタと、第1のカウンタ出力と上記UP/DOWNカ
    ウンタ出力が一致することを検出する一致回路と、上記
    一致回路出力によりカウントを開始し、上記第1のカウ
    ンタと上記一致回路出力に相当する位相遅延を持ってカ
    ウントを行なう第2のカウンタとから構成され、上記第
    2のクロック制御回路が、上記識別位相検出器出力の高
    周波成分を抑圧し、位相差成分のみを出力するループフ
    ィルタと、ループフィルタ出力により上記VCXOの周
    波数を制御する手段とから構成され、上記第1のクロッ
    ク制御回路と上記第2のクロック制御回路とをトレーニ
    ング手順に対応して切替るようにしたことを特徴とする
    請求項1項記載の双方向ディジタル伝送装置。
  3. 【請求項3】前記クロック回路が、第1のクロック制御
    回路と第2のクロック制御回路から構成され、該第1の
    クロック制御回路が、識別位相検出器と、その出力を積
    分する第1のUP/DOWNカウンタと、VCO(電圧
    制御発振器)と、該VCO出力をカウントする第1のカ
    ウンタと、該第1のカウンタ出力と上記UP/DOWN
    カウンタ出力が一致することを検出する一致回路と、該
    一致回路出力によりカウントを開始し、上記第1のカウ
    ンタと上記一致回路出力に相当する位相遅延を持ってカ
    ウントを行なう第2のカウンタとから構成され、上記第
    2のクロック制御回路が、上記識別位相検出器と、その
    出力を積分する第2のUP/DOWNカウンタと、その
    出力に対応して出力位相を選択するクロック選択器と、
    該クロック選択器出力を上記第1および第2のカウンタ
    に入力する手段とから構成され、上記第1のクロック制
    御回路と上記第2のクロック制御回路とをトレーニング
    手順に対応して切替えるようにしたことを特徴とする請
    求項1項記載の双方向ディジタル伝送装置。
  4. 【請求項4】前記クロック回路が、第1のクロック制御
    回路と第2のクロック制御回路から構成され、該第1の
    クロック制御回路が、識別位相検出器とその出力を積分
    する第1のUP/DOWNカウンタとVCO(電圧制御
    発振器)と、該VCOを制御するループフィルタおよび
    位相比較器と、上記VCO出力をカウントする第1のカ
    ウンタと、該第1のカウンタと出力と上記UP/DOW
    Nカウンタ出力が一致することを検出する一致回路と、
    該一致回路出力によりカウントを開始し、上記第1のカ
    ウンタと上記一致回路出力に相当する位相遅延を持って
    カウントを行なう第2のカウンタから構成され、上記第
    2のクロック制御回路が、識別位相検出器と、その出力
    を積分する積分器と、その出力をループフィルタに加算
    する手段と、上記VCO出力を上記第1および第2のカ
    ウンタに入力される手段とから構成され、上記第1のク
    ロック制御回路と上記第2のクロック制御回路とをトレ
    ーニング手順に対応して切替えるようにしたことを特徴
    とする請求項1項記載の双方向ディジタル伝送装置。
  5. 【請求項5】前記双方向ディジタル伝送装置において、
    伝送装置の停止要求によってその出力を固定し、送信ク
    ロックと受信クロックとの位相差を検出する位相差検出
    器と上記第1のUP/DOWNカウンタへ初期値として
    入力されるようにしたことを特徴とする請求項2項及び
    4項記載の双方向ディジタル伝送装置。
  6. 【請求項6】エコーキャンセラまたはインピーダンス整
    合によって送信信号の受信側への廻り込みを防止する全
    2重ディジタル伝送装置において、送信フレームタイミ
    ングと受信フレームタイミングとの位相差を検出する検
    出器を設け、位相差が規定の範囲外のとき、エコーキャ
    ンセラまたは受信器の有する変更可能な係数の一部、ま
    たは、全てをリセットすることを特徴としたトレーニン
    グ手順を持つ伝送装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06350585A (ja) * 1993-06-14 1994-12-22 Nec Corp タイミング抽出回路

Cited By (1)

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JPH06350585A (ja) * 1993-06-14 1994-12-22 Nec Corp タイミング抽出回路

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