JPH04365244A - クロック抽出回路 - Google Patents
クロック抽出回路Info
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- JPH04365244A JPH04365244A JP3140558A JP14055891A JPH04365244A JP H04365244 A JPH04365244 A JP H04365244A JP 3140558 A JP3140558 A JP 3140558A JP 14055891 A JP14055891 A JP 14055891A JP H04365244 A JPH04365244 A JP H04365244A
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- 238000000034 method Methods 0.000 claims description 12
- 238000000605 extraction Methods 0.000 claims description 9
- 238000001514 detection method Methods 0.000 claims description 5
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- 230000001052 transient effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 17
- 230000010355 oscillation Effects 0.000 description 6
- 238000013459 approach Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0334—Processing of samples having at least three levels, e.g. soft decisions
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル伝送システ
ムにおける受信側でのクロック抽出回路に関し、特にデ
ィジタル位相同期回路を用い位相比較器には波形差分法
（ＷａｖｅＤｉｆｆｅｒｅｎｃｅ Ｍｅｔｈｏｄ；以
下ＷＤＭ法という）を用いたクロック抽出回路に関する
。
ムにおける受信側でのクロック抽出回路に関し、特にデ
ィジタル位相同期回路を用い位相比較器には波形差分法
（ＷａｖｅＤｉｆｆｅｒｅｎｃｅ Ｍｅｔｈｏｄ；以
下ＷＤＭ法という）を用いたクロック抽出回路に関する
。
【０００２】
【従来の技術】従来、波形差分法による位相比較器（以
下ＷＤＭ位相比較器という）を用いたクロック抽出回路
には、「昭和６１年度電子通信学会通信部門全国大会論
文集」Ｐ２−１８の「２Ｂ＋Ｄエコーキャンセラー用紙
ジッタＰＬＬの検討」（国米、篠塚他）に示されるもの
がある。
下ＷＤＭ位相比較器という）を用いたクロック抽出回路
には、「昭和６１年度電子通信学会通信部門全国大会論
文集」Ｐ２−１８の「２Ｂ＋Ｄエコーキャンセラー用紙
ジッタＰＬＬの検討」（国米、篠塚他）に示されるもの
がある。
【０００３】この回路の基本構成を図６のブロック図に
示す。ＷＤＭ位相比較器１０の出力はループフィルタ２
０と可変分周器２３とに接続される。ループフィルタ２
０はＷＤＭ位相比較器１０の出力に符号間干渉による雑
音（パターンジッタ）が現われるためにラグリード型よ
りも完全積分型の方が適している。
示す。ＷＤＭ位相比較器１０の出力はループフィルタ２
０と可変分周器２３とに接続される。ループフィルタ２
０はＷＤＭ位相比較器１０の出力に符号間干渉による雑
音（パターンジッタ）が現われるためにラグリード型よ
りも完全積分型の方が適している。
【０００４】ＶＣＸＯ２１は本来の伝送クロックレート
より数十倍高い周波数で発振するもので、この出力を可
変分周器２３で分周して抽出クロックを得る。その分周
比は初期トレーニング時のみＷＤＭ位相比較器１０の出
力により制御される。
より数十倍高い周波数で発振するもので、この出力を可
変分周器２３で分周して抽出クロックを得る。その分周
比は初期トレーニング時のみＷＤＭ位相比較器１０の出
力により制御される。
【０００５】ここでＷＤＭ法の原理を、図７及び図８の
波形図を用いて簡単に説明する。
波形図を用いて簡単に説明する。
【０００６】まず、図７において波形差分Ａｎ は抽出
するクロックの倍の周波数でサンプリングされた入力デ
ータａｎ−１ ，ａｎ ，ａｎ＋１ を用いて次のよう
に形成される。
するクロックの倍の周波数でサンプリングされた入力デ
ータａｎ−１ ，ａｎ ，ａｎ＋１ を用いて次のよう
に形成される。
【０００７】
Ａｎ ＝ａｎ ×（ａｎ−１ −ａｎ＋１ ） ……
（１）ａｎ の点が波形のピーク点に重なったとき、Ａ
ｎ の値は零になることに着目し、ＶＣＸＯ２１の発振
周波数を変動させてＡｎ の値が常に零に近づくように
系を制御することによりクロック成分を抽出することが
できる。ただし、Ａｎ をそのまま用いて制御をかける
と系の安定性に問題があることから、実際にはＡｎ を
積分して用いることが多い。例えば、次の（２）式にお
いて、Ｓｎ ＝Ａｎ ＋（１／２）Ａｎ−１ ……
（２）Ｓｎ ＞０のときはＶＣＸＯの発振周波数を上げ
る制御、またＳｎ＜０のときはＶＣＸＯの発振周波数を
下げる制御、Ｓｎ ＝０のときは発振周波数の変化無し
という制御をそれぞれ行う。
（１）ａｎ の点が波形のピーク点に重なったとき、Ａ
ｎ の値は零になることに着目し、ＶＣＸＯ２１の発振
周波数を変動させてＡｎ の値が常に零に近づくように
系を制御することによりクロック成分を抽出することが
できる。ただし、Ａｎ をそのまま用いて制御をかける
と系の安定性に問題があることから、実際にはＡｎ を
積分して用いることが多い。例えば、次の（２）式にお
いて、Ｓｎ ＝Ａｎ ＋（１／２）Ａｎ−１ ……
（２）Ｓｎ ＞０のときはＶＣＸＯの発振周波数を上げ
る制御、またＳｎ＜０のときはＶＣＸＯの発振周波数を
下げる制御、Ｓｎ ＝０のときは発振周波数の変化無し
という制御をそれぞれ行う。
【０００８】次に、図８（ａ）〜（ｄ）にａｎ と入力
波形のピーク点との位相関係によりＶＣＸＯの制御がど
ちらになるかを示し、矢印は周波数偏移の方向を示す。 この時のＡｎ の符号及びＶＣＸＯの制御との関係を、
次の表１に示す。いずれの場合もａｎ のポイントが入
力波形のピーク点に近づくようにＶＣＸＯの発振周波数
が制御される。なお、表中の＋／−は信号を表している
。
波形のピーク点との位相関係によりＶＣＸＯの制御がど
ちらになるかを示し、矢印は周波数偏移の方向を示す。 この時のＡｎ の符号及びＶＣＸＯの制御との関係を、
次の表１に示す。いずれの場合もａｎ のポイントが入
力波形のピーク点に近づくようにＶＣＸＯの発振周波数
が制御される。なお、表中の＋／−は信号を表している
。
【０００９】
【表１】
【００１０】図８（ａ）の場合、ａｎ−１ ，ａｎ が
（＋），ａｎ＋１ が（−）で、Ａｎ が（＋）となり
、ＶＣＸＯ２１の発振周波数を上げるよう制御される。 図８（ｂ）〜（ｄ）も、この表１からその制御方向がわ
かる。
（＋），ａｎ＋１ が（−）で、Ａｎ が（＋）となり
、ＶＣＸＯ２１の発振周波数を上げるよう制御される。 図８（ｂ）〜（ｄ）も、この表１からその制御方向がわ
かる。
【００１１】ところで、波形差分法は、入力波形にピー
ク点が存在する波形（たとえばバイポーラ波形）が来る
ことを前提としたものであるので、バイポーラ波形の場
合、伝送データに「１」が送られて来るときには問題無
いが、伝送データに「０」が送られて来る場合には、前
述の（１）式で示したＡｎ の値が０となる確率が高い
。 このため抽出クロックが入力波形に同期している場合に
長い０連続が入力されると、ＶＣＸＯの制御が出来なく
なり同期外れを起こしやすくなるという欠点がある。特
に、ＶＣＸＯの自走周波数偏差が大きい場合や、送信側
クロックレートに偏差が存在する場合危険度が大きくな
る。
ク点が存在する波形（たとえばバイポーラ波形）が来る
ことを前提としたものであるので、バイポーラ波形の場
合、伝送データに「１」が送られて来るときには問題無
いが、伝送データに「０」が送られて来る場合には、前
述の（１）式で示したＡｎ の値が０となる確率が高い
。 このため抽出クロックが入力波形に同期している場合に
長い０連続が入力されると、ＶＣＸＯの制御が出来なく
なり同期外れを起こしやすくなるという欠点がある。特
に、ＶＣＸＯの自走周波数偏差が大きい場合や、送信側
クロックレートに偏差が存在する場合危険度が大きくな
る。
【００１２】この問題を解決する手段として、図９のブ
ロック図を本発明の発明者が提案した。これは、０連検
出器３０により入力波形を常時監視し、これが長い０連
続を検出したときに位相比較器１０の出力の過去の平均
値をもってＶＣＸＯ２１の制御を行う回路である。また
、図１０，図１１は図９の各部について詳細を示す回路
構成図を示す。
ロック図を本発明の発明者が提案した。これは、０連検
出器３０により入力波形を常時監視し、これが長い０連
続を検出したときに位相比較器１０の出力の過去の平均
値をもってＶＣＸＯ２１の制御を行う回路である。また
、図１０，図１１は図９の各部について詳細を示す回路
構成図を示す。
【００１３】ＷＤＭ位相比較器１０は、図１０に示すよ
うに、入力端子１から波形データを入力しシフトレジス
タ１１に過去３回分のデータを取り込む。これらのデー
タをもとに加算器１２、乗算器１３を用いてＡｎ ＝ａ
ｎ ×（ａｎ−１ −ａｎ＋１ ）の計算を行う。Ａｎ
はさらに加算器１４にて乗算器１５で得られる（１／
２）Ｓｎ−１ のデータと加算されてＳｎ が得られる
。
うに、入力端子１から波形データを入力しシフトレジス
タ１１に過去３回分のデータを取り込む。これらのデー
タをもとに加算器１２、乗算器１３を用いてＡｎ ＝ａ
ｎ ×（ａｎ−１ −ａｎ＋１ ）の計算を行う。Ａｎ
はさらに加算器１４にて乗算器１５で得られる（１／
２）Ｓｎ−１ のデータと加算されてＳｎ が得られる
。
【００１４】０連続検出器３０は基準レベル３２とＡｎ
の値とを比較し、Ａｎ の方が小さいときに１を出力
する比較器３１と、その出力を過去の分も含めて保持す
るシフトレジスタ３３と、このシフトレジスタ３３の出
力がすべて１かどうかを判定するアンド回路３４とから
構成される。この構成ではシフトレジスタ３３を８段設
けたことで８個の０連続を検出して、出力信号ＳＥＬに
１を出力する。
の値とを比較し、Ａｎ の方が小さいときに１を出力
する比較器３１と、その出力を過去の分も含めて保持す
るシフトレジスタ３３と、このシフトレジスタ３３の出
力がすべて１かどうかを判定するアンド回路３４とから
構成される。この構成ではシフトレジスタ３３を８段設
けたことで８個の０連続を検出して、出力信号ＳＥＬに
１を出力する。
【００１５】一方、平均値出力回路４０は、図１１に示
すように、Ｓｎ の値は過去１８回分が過去の平均値出
力回路のシフトレジスタ４１に保持される。Ｓｎ は積
分されているので０連が続くと最終的に０になってしま
い、ＶＣＸＯ２１に対しての制御がかからなくなってし
まうが、この構成では０連が８個続いたときに９回前か
ら１８回前までのＳｎ の値について平均値算出回路４
２で計算した値をセレクタ５０にてＳｎ と切り替えて
ループフィルタ２０に出力する。従って、０連の区間に
おいてもＶＣＸＯ２１に対しては０連発生前と同じ向き
の制御がかかることになり、同期外れを起こしにくくな
る。
すように、Ｓｎ の値は過去１８回分が過去の平均値出
力回路のシフトレジスタ４１に保持される。Ｓｎ は積
分されているので０連が続くと最終的に０になってしま
い、ＶＣＸＯ２１に対しての制御がかからなくなってし
まうが、この構成では０連が８個続いたときに９回前か
ら１８回前までのＳｎ の値について平均値算出回路４
２で計算した値をセレクタ５０にてＳｎ と切り替えて
ループフィルタ２０に出力する。従って、０連の区間に
おいてもＶＣＸＯ２１に対しては０連発生前と同じ向き
の制御がかかることになり、同期外れを起こしにくくな
る。
【００１６】
【発明が解決しようとする課題】上述したクロック抽出
回路では、０連検出器３０を設けたことにより、伝送符
号に含まれる長い０連に対しての安定性が向上し、同期
外れを起こしにくくなるという利点が有った。図１２（
ａ）は０連検出器３０が無い場合の平均値Ｓｎ 及び位
相誤差の変化を示すもので、０連発生時にＶＣＸＯ２１
の制御が利かなくなるために位相誤差がかえって大きく
なる。これに対し図１２（ｂ）は０連検出器３０のある
構成にした場合で、過去の平均値を０連区間でのＳｎ
として用いるため位相誤差が極端に大きくなることは無
い。
回路では、０連検出器３０を設けたことにより、伝送符
号に含まれる長い０連に対しての安定性が向上し、同期
外れを起こしにくくなるという利点が有った。図１２（
ａ）は０連検出器３０が無い場合の平均値Ｓｎ 及び位
相誤差の変化を示すもので、０連発生時にＶＣＸＯ２１
の制御が利かなくなるために位相誤差がかえって大きく
なる。これに対し図１２（ｂ）は０連検出器３０のある
構成にした場合で、過去の平均値を０連区間でのＳｎ
として用いるため位相誤差が極端に大きくなることは無
い。
【００１７】しかし、それまで位相誤差が小さくなるよ
うに制御してきたにもかかわらず、一時的に位相誤差が
大きくなるため、同期確立までの収束時間が０連続がな
いときに比べ長くかかるという欠点がある。このような
ケースは電源起動時の過渡状態はもちろん、伝送路上の
外乱等により一時的に同期外れを起こした場合に、伝送
データのロスが大きくなるという問題があり、近年ＩＳ
ＤＮに見られるように伝送レートが高速化してくると、
利用者へのサービス低下にもつながる。
うに制御してきたにもかかわらず、一時的に位相誤差が
大きくなるため、同期確立までの収束時間が０連続がな
いときに比べ長くかかるという欠点がある。このような
ケースは電源起動時の過渡状態はもちろん、伝送路上の
外乱等により一時的に同期外れを起こした場合に、伝送
データのロスが大きくなるという問題があり、近年ＩＳ
ＤＮに見られるように伝送レートが高速化してくると、
利用者へのサービス低下にもつながる。
【００１８】本発明の目的は、このような問題を解決し
、同期確立の収束時間を短縮したクロック抽出回路を提
供することにある。
、同期確立の収束時間を短縮したクロック抽出回路を提
供することにある。
【００１９】
【課題を解決するための手段】本発明の構成は、波形差
分法を用いたディジタル位相比較器と、この位相比較器
の出力を入力するループフィルタと、このループフィル
タの出力により制御されるＶＣＸＯとを含む位相同期ル
ープを用いたクロック抽出回路において、入力信号の伝
送符号系列の中の特定長以上の０連続を検出する０連続
検出手段と、前記ディジタル位相比較器の過去の出力を
保持し、その変化の度合を基準として０連続発生時に最
も有効な制御値を出力する適応制御出力手段、前記０連
続検出手段の出力結果により前記ディジタル位相比較器
の出力と前記適応制御値出力手段からの出力とを選択し
て前記ループフィルタに出力する選択手段とを備えるこ
とを特徴とする。
分法を用いたディジタル位相比較器と、この位相比較器
の出力を入力するループフィルタと、このループフィル
タの出力により制御されるＶＣＸＯとを含む位相同期ル
ープを用いたクロック抽出回路において、入力信号の伝
送符号系列の中の特定長以上の０連続を検出する０連続
検出手段と、前記ディジタル位相比較器の過去の出力を
保持し、その変化の度合を基準として０連続発生時に最
も有効な制御値を出力する適応制御出力手段、前記０連
続検出手段の出力結果により前記ディジタル位相比較器
の出力と前記適応制御値出力手段からの出力とを選択し
て前記ループフィルタに出力する選択手段とを備えるこ
とを特徴とする。
【００２０】
【実施例】図１は本発明の一実施例のブロック図である
。入力端子１からＷＤＭ位相比較器１０にデータが入力
されＡｎ 、Ｓｎ の演算が行われる過程、及び０連検
出器３０の構成は、図１１の構成と全く同じであり、セ
レクタ５０、ループフィイルタ２０、ＶＣＸＯ２１、分
周器２２についても図１０で説明したものと何ら変わら
ない。適応制御回路６０は、ＷＤＭ位相比較器１０の出
力と０連検出器３０の出力を入力とし、その出力はセレ
クタ５０に接続される。
。入力端子１からＷＤＭ位相比較器１０にデータが入力
されＡｎ 、Ｓｎ の演算が行われる過程、及び０連検
出器３０の構成は、図１１の構成と全く同じであり、セ
レクタ５０、ループフィイルタ２０、ＶＣＸＯ２１、分
周器２２についても図１０で説明したものと何ら変わら
ない。適応制御回路６０は、ＷＤＭ位相比較器１０の出
力と０連検出器３０の出力を入力とし、その出力はセレ
クタ５０に接続される。
【００２１】この適応制御回路６０の構成を、図２のブ
ロック図により説明する。ＷＤＭ位相比較器１０からの
出力信号Ｓｎ はまずシフトレジスタ６１に入力される
。 ２組の平均値算出回路６２，６３がそれぞれシフトレジ
スタ６１の９〜１３段目と１４〜１８段目に接続され、
前者は平均値Ｐ、後者は平均値Ｑを出力する。一方カウ
ンタ６４は０連検出器３０の出力信号ＳＥＬが０から１
に変化した時点でリセットされる１０進アップカウンタ
で、カウント値ｍを演算回路６５に出力する。
ロック図により説明する。ＷＤＭ位相比較器１０からの
出力信号Ｓｎ はまずシフトレジスタ６１に入力される
。 ２組の平均値算出回路６２，６３がそれぞれシフトレジ
スタ６１の９〜１３段目と１４〜１８段目に接続され、
前者は平均値Ｐ、後者は平均値Ｑを出力する。一方カウ
ンタ６４は０連検出器３０の出力信号ＳＥＬが０から１
に変化した時点でリセットされる１０進アップカウンタ
で、カウント値ｍを演算回路６５に出力する。
【００２２】演算回路６５では前述の平均値Ｐ、Ｑ、カ
ウント値ｍをもとに０連発生時に最も有効な適応制御値
Ｖを計算出力するもので、演算は次の式（３）を用いる
。
ウント値ｍをもとに０連発生時に最も有効な適応制御値
Ｖを計算出力するもので、演算は次の式（３）を用いる
。
【００２３】
Ｖ＝（Ｑ−Ｐ）×ｍ／１０＋Ｐ ……（３）したがっ
て、ＶＣＸＯ２１に対する制御は０連検出時においても
リニアに変化させることができる。この様子を図１２（
ｃ）に示す。二つの平均値Ｐ、Ｑから変化の方向を予測
しこれに近づく方向へ制御させるため、０連発生後の位
相誤差の変化は従来例の図１２（ｂ）に比べるとスムー
ズになり、収束時間の短縮ができることは明かである。
て、ＶＣＸＯ２１に対する制御は０連検出時においても
リニアに変化させることができる。この様子を図１２（
ｃ）に示す。二つの平均値Ｐ、Ｑから変化の方向を予測
しこれに近づく方向へ制御させるため、０連発生後の位
相誤差の変化は従来例の図１２（ｂ）に比べるとスムー
ズになり、収束時間の短縮ができることは明かである。
【００２４】以上説明した一連の処理過程を図３のフロ
ーチャートに示す。ＷＤＭによる位相比較から、０連検
出、適応制御、セレクタまでの１回の動作をＰＡＤ図で
表わしたものであり、実際にはこのフローが入力データ
の１サンプルごとに無限に繰り返される。
ーチャートに示す。ＷＤＭによる位相比較から、０連検
出、適応制御、セレクタまでの１回の動作をＰＡＤ図で
表わしたものであり、実際にはこのフローが入力データ
の１サンプルごとに無限に繰り返される。
【００２５】図４は本発明の第２の実施例を説明する適
応制御回路６０ａの部分のブロック図を示し、図５はそ
の処理過程のフローチャートを示す。まず図２と同様に
１８段のシフトレジスタ６１にＳｎ の値が書き込まれ
ると、平均値算出回路６６はＳｎ−９ 〜Ｓｎ−１８の
平均値Ｒを計算する。この値は０連検出器３０の出力信
号ＳＥＬが０から１に変化した場合に限ってアップダウ
ンカウンタ６８にそのまま入力され保持される。
応制御回路６０ａの部分のブロック図を示し、図５はそ
の処理過程のフローチャートを示す。まず図２と同様に
１８段のシフトレジスタ６１にＳｎ の値が書き込まれ
ると、平均値算出回路６６はＳｎ−９ 〜Ｓｎ−１８の
平均値Ｒを計算する。この値は０連検出器３０の出力信
号ＳＥＬが０から１に変化した場合に限ってアップダウ
ンカウンタ６８にそのまま入力され保持される。
【００２６】一方、平均値Ｒの正負符号判定回路６７は
、アップダウンカウンタ６８のカウント方向、すなわち
クロックが供給されたときにレジスタの値を＋１する（
アップカウント）か−１する（ダウンカウント）かを決
める信号ＵＤを出力する。ここでもしＳＥＬ信号が１の
場合は、アンド回路６９を介してクロック信号がアップ
ダウンカウンタ６８に供給され、カウント値が更新され
る。この結果がＶＣＸＯ２１への適応制御値Ｖとしてセ
レクタ５０に出力される。
、アップダウンカウンタ６８のカウント方向、すなわち
クロックが供給されたときにレジスタの値を＋１する（
アップカウント）か−１する（ダウンカウント）かを決
める信号ＵＤを出力する。ここでもしＳＥＬ信号が１の
場合は、アンド回路６９を介してクロック信号がアップ
ダウンカウンタ６８に供給され、カウント値が更新され
る。この結果がＶＣＸＯ２１への適応制御値Ｖとしてセ
レクタ５０に出力される。
【００２７】この構成においても、０連発生区間でのＶ
ＣＸＯの制御はリニアに変化させることができ収束時間
の短縮が可能である。なお、本実施例で示したループフ
ィルタはアナログ回路を想定しているが、ディジタルフ
ィルタを用いてもかまわない。
ＣＸＯの制御はリニアに変化させることができ収束時間
の短縮が可能である。なお、本実施例で示したループフ
ィルタはアナログ回路を想定しているが、ディジタルフ
ィルタを用いてもかまわない。
【００２８】
【発明の効果】以上説明したように本発明は、伝送符号
系列の中の特定長以上の０連続を検出する手段と、０連
が発生する以前のディジタル位相比較器の出力を保持し
ておきその変化の度合を基準として０連発生時に最も有
効な制御値によりＶＣＸＯの制御を行うようにしたので
、波形差分法を用いた位相比較器によるＰＬＬ系の０連
続耐力を向上し、かつ電源起動時等の過渡状態、あるい
は伝送路上の外乱等により一時的に同期外れを起こした
状態で長い０連続を発生した場合においても同期確立時
間の短縮を図ることができるという効果がある。
系列の中の特定長以上の０連続を検出する手段と、０連
が発生する以前のディジタル位相比較器の出力を保持し
ておきその変化の度合を基準として０連発生時に最も有
効な制御値によりＶＣＸＯの制御を行うようにしたので
、波形差分法を用いた位相比較器によるＰＬＬ系の０連
続耐力を向上し、かつ電源起動時等の過渡状態、あるい
は伝送路上の外乱等により一時的に同期外れを起こした
状態で長い０連続を発生した場合においても同期確立時
間の短縮を図ることができるという効果がある。
【図１】本発明の第１の実施例を示すブロック図。
【図２】図１に示した適応制御回路の詳細を示すブロッ
ク図。
ク図。
【図３】図１，図２の動作を示すフローチャート。
【図４】本発明の第２の実施例の適応制御回路のブロッ
ク図。
ク図。
【図５】図４の動作を示すフローチャート。
【図６】従来の波形差分法を用いたクロック抽出回路の
基本構成を示すブロック図。
基本構成を示すブロック図。
【図７】図６の動作を説明する波形図。
【図８】図６の波形差分法の原理を説明する波形図。
【図９】図６を改良した第二の従来例を示すブロック図
。
。
【図１０】図９の位相比較器、０連検出部分の詳細ブロ
ック図。
ック図。
【図１１】図９の平均値出力回路の詳細ブロック図。
【図１２】従来例１，２および本発明の実施例の収束時
間を示すタイミング図。
間を示すタイミング図。
１ 入力端子
２ 出力端子
１０ ＷＤＭ位相検出器
２０ ループフィルタ
２１ ＶＣＸＯ
２２ 分周器
２３ 可変分周器
３０ ０連検出器
４０ 平均値出力回路
４１，６１ シフトレジスタ
４２，６２，６３，６６ 平均値算出回路６４
カウンタ ６５ 演算回路 ６７ 正負判定回路 ６８ アップダウンカウンタ ６９ ＡＮＤ回路
カウンタ ６５ 演算回路 ６７ 正負判定回路 ６８ アップダウンカウンタ ６９ ＡＮＤ回路
Claims (2)
- 【請求項１】 波形差分法を用いたディジタル位相比
較器と、この位相比較器の出力を入力するループフィル
タと、このループフィルタの出力により制御されるＶＣ
ＸＯとを含む位相同期ループを用いたクロック抽出回路
において、入力信号の伝送符号系列の中の特定長以上の
０連続を検出する０連続検出手段と、前記ディジタル位
相比較器の過去の出力を保持し、その変化の度合を基準
として０連続発生時に最も有効な制御値を出力する適応
制御出力手段、前記０連続検出手段の出力結果により前
記ディジタル位相比較器の出力と前記適応制御値出力手
段からの出力とを選択して前記ループフィルタに出力す
る選択手段とを備えることを特徴とするクロック抽出回
路。 - 【請求項２】 適応制御出力手段が、位相比較器の出
力を保持するシフトレジスタと、このシフトレジスタの
所定前段および後段の平均値をそれぞれ出力する平均値
回路と、０連続を検出した時のタイミングの比率に従っ
て前記前段および後段の平均値を加算した出力を出力す
る演算手段とからなる請求項１記載のクロック抽出回路
。
Priority Applications (3)
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|---|---|---|---|
| JP14055891A JP3132043B2 (ja) | 1991-06-13 | 1991-06-13 | クロック抽出回路 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14055891A JP3132043B2 (ja) | 1991-06-13 | 1991-06-13 | クロック抽出回路 |
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| JP3132043B2 JP3132043B2 (ja) | 2001-02-05 |
Family
ID=15271477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14055891A Expired - Fee Related JP3132043B2 (ja) | 1991-06-13 | 1991-06-13 | クロック抽出回路 |
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| JP (1) | JP3132043B2 (ja) |
| AU (1) | AU646375B2 (ja) |
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- 1992-06-04 US US07/893,446 patent/US5257293A/en not_active Expired - Fee Related
- 1992-06-11 AU AU18183/92A patent/AU646375B2/en not_active Ceased
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| Publication number | Publication date |
|---|---|
| AU1818392A (en) | 1992-12-17 |
| JP3132043B2 (ja) | 2001-02-05 |
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