JP2001102920A - Ｄｐｌｌ回路、通信装置用ｄｐｌｌ回路、及びその位相調整方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明の課題は、ＤＳＵに使用されるＤＰＬ
Ｌ回路において、通信回線からＤＳＵに通信信号データ
が入力されない場合も、そのクロック出力信号に発生す
る位相変動を最小限に抑制する位相制御機能を付加する
ことである。 【解決手段】 通信回線から通信信号データが入力され
ない場合は、位相比較器１１内のフリップフロップ回路
１１ｂからＵ／Ｄカウンタ１２のクロック端子ＣＬＫに
は合成信号データが入力されない。この場合、Ｕ／Ｄカ
ウンタ１２は、フリップフロップ回路１１ａからデータ
入力端子Ｄに入力されるクロック出力信号の位相変化な
しとして、固定のカウント信号を位相切替回路５８に出
力する。位相切替回路５８は、Ｕ／Ｄカウンタ１２から
固定のカウント信号が入力された場合は、遅延回路５７
から入力される分周信号のタップを固定してクロック出
力信号の位相を固定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル通信装置
に適用されるＤＰＬＬ回路に係り、詳細には、データ通
信装置に入力されるデジタルデータに基づいてクロック
信号を生成するＤＰＬＬ回路に関する。

【０００２】

【従来の技術】近時、情報通信の需要の急増に伴い、伝
送速度の高速化と伝送容量の大容量化に対応するデジタ
ル通信方式としてＩＳＤＮ（Integrated Services Digi
tal Network ：サービス総合デジタル網）が普及してお
り、このＩＳＤＮに対応した通信システムや通信機器も
多く利用されている。

【０００３】このＩＳＤＮにおいて使用される通信機器
としては、ＩＳＤＮ網に接続される終端装置であるＤＳ
Ｕ（Digital Service Unit）があり、例えば、図４に示
す構成のものがある。

【０００４】図４に示すＤＳＵ４０は、ＩＳＤＮ回線と
接続されるトランス４１と、このトランス４１の二次側
でＩＳＤＮから入力されるデジタル通信信号を２系統に
分離するコンパレータ４２，４３と、コンパレータ４
２，４３で分離された各デジタル通信信号を所定の信号
形態に変換する信号処理部４４と、ＯＲゲート４５、バ
ンドパスフィルタ４６、アンプ４７、及びコンパレータ
４８によりコンパレータ４２，４３で分離された各デジ
タル通信信号に基づいてクロック信号を生成して信号処
理部４４に出力するクロック生成部４９と、により構成
されている。

【０００５】しかし、図４のＤＳＵ４０では、クロック
生成部４９に部品コストが高いバンドパスフィルタ４６
を使用する構成であったため、ＤＳＵの製造コストを上
昇させる原因となっていた。

【０００６】このため、クロック生成部にＤＰＬＬ（Di
gital Phase Locked Loop ）回路を使用して、ＤＳＵの
製造コストの低減を図ったものもある。このＤＳＵに使
用されたＤＰＬＬ回路の構成例を図５に示して説明す
る。

【０００７】図５に示すＤＰＬＬ回路５０は、フリップ
フロップ（ＦＦ）回路５１，５２、ＯＲゲート５３、位
相比較器５４、アップダウン（Ｕ／Ｄ）カウンタ５５、
固定周波発振器５６、遅延回路５７、及び位相切替回路
５８により構成されている。

【０００８】フリップフロップ５１，５２及びＯＲゲー
ト５３は、図４のコンパレータ４２，４３で分離された
各入力データＡ，Ｂを合成して、分離前の２倍の周期の
合成信号データとして位相比較器を構成するＥＸＯＲゲ
ート５４に出力する。位相比較器５４は、ＯＲゲート５
３から入力される合成信号データと、位相切替回路５８
から入力されるクロック出力信号との位相を比較し、そ
の位相比較信号をＵ／Ｄカウンタ５５に出力する。

【０００９】Ｕ／Ｄカウンタ５５は、ＥＸＯＲゲート５
４から入力される位相比較信号に基づいてクロック出力
信号に１クロック分を追加するか、１クロック分を削除
するかを判断して、「＋１」アップカウント信号あるい
は「−１」ダウンカウント信号を位相切替回路５８に出
力する。

【００１０】固定周波発振器５６は、入力データの周期
と同一周波数の基準クロック信号を発振して遅延回路５
７に出力し、遅延回路５７は、固定周波発振器５６から
入力される基準クロック信号をｎ個の遅延タップを作
り、その信号を位相切替回路５８に出力する。

【００１１】位相切替回路５８は、Ｕ／Ｄカウンタ５５
から入力される「＋１」アップカウント信号あるいは
「−１」ダウンカウント信号に基づいて、遅延回路５７
から入力される信号のタップを切り替えてクロック出力
信号の位相を制御して出力する。

【００１２】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のＤＳＵに使用された図５のＤＰＬＬ回路５０
にあっては、ＩＳＤＮ回線からＤＳＵに通信信号データ
が入力されない場合は、位相比較器５４に入力されるべ
き比較対象の入力データがなくなり、クロック出力信号
のみで位相比較が行われる構成になっていたため、位相
比較器５４から出力される位相比較信号は、位相差が大
きいことを示す信号となり、Ｕ／Ｄカウンタ５５から出
力されるカウント信号も大きくずれた値となり、位相切
替回路５８により位相制御されるクロック出力信号の位
相も大きく変動していた。

【００１３】その結果、ＩＳＤＮ回線からＤＳＵに通信
信号データが入力されない場合は、ＤＰＬＬ回路５０か
ら出力されるクロック出力信号には大きなジッタが発生
し、ＤＳＵ内のデータ処理を不調にするという問題が発
生していた。

【００１４】本発明の課題は、ＤＳＵに使用されるＤＰ
ＬＬ回路において、通信回線からＤＳＵに通信信号デー
タが入力されない場合も、そのクロック出力信号に発生
する位相変動を最小限に抑制する位相制御機能を付加す
ることである。

【００１５】

【課題を解決するための手段】請求項１記載の発明は、
基準クロック信号と帰還されたクロック出力信号との位
相差を検出してクロック出力信号の位相を調整するＤＰ
ＬＬ回路（例えば、図１のＤＰＬＬ回路１）において、
前記基準クロック信号のクロックタイミングで前記帰還
クロック出力信号を保持する第１の保持手段（例えば、
図１のフリップフロップ回路１１ａ）と、前記帰還クロ
ック出力信号のクロックタイミングで前記基準クロック
信号を保持する第２の保持手段（例えば、図１のフリッ
プフロップ回路１１ｂ）と、前記第１の保持手段により
保持された前記帰還クロック出力信号と、前記第２の保
持手段により保持された基準クロック信号との位相差を
検出して位相差検出信号を出力するとともに、前記基準
クロック信号の停止時は、位相差を固定した位相差検出
信号を出力する位相差検出手段（例えば、図１のＵ／Ｄ
カウンタ１２）と、この位相差検出手段により出力され
た位相差検出信号に基づいて前記クロック出力信号の位
相を調整する位相調整手段（例えば、図１の位相切替回
路５８）と、を備えたことを特徴としている。

【００１６】この請求項１記載の発明によれば、基準ク
ロック信号と帰還されたクロック出力信号との位相差を
検出してクロック出力信号の位相を調整するＤＰＬＬ回
路において、第１の保持手段が、前記基準クロック信号
のクロックタイミングで前記帰還クロック出力信号を保
持し、第２の保持手段が、前記帰還クロック出力信号の
クロックタイミングで前記基準クロック信号を保持し、
位相差検出手段が、前記第１の保持手段により保持され
た前記帰還クロック出力信号と、前記第２の保持手段に
より保持された基準クロック信号との位相差を検出して
位相差検出信号を出力するとともに、前記基準クロック
信号の停止時は、位相差を固定した位相差検出信号を出
力すると、位相調整手段が、この位相差検出手段により
出力された位相差検出信号に基づいて前記クロック出力
信号の位相を調整する。

【００１７】請求項４記載の発明は、基準クロック信号
と帰還されたクロック出力信号との位相差を検出してク
ロック出力信号の位相を調整するＤＰＬＬ回路における
位相調整方法において、前記基準クロック信号のクロッ
クタイミングで前記帰還クロック出力信号を保持する第
１の保持工程と、前記帰還クロック出力信号のクロック
タイミングで前記基準クロック信号を保持する第２の保
持工程と、前記第１の保持工程により保持された前記帰
還クロック出力信号と、前記第２の保持工程により保持
された基準クロック信号との位相差を検出して位相差検
出信号を出力するとともに、前記基準クロック信号の停
止時は、位相差を固定した位相差検出信号を出力する位
相差検出工程と、この位相差検出工程により出力された
位相差検出信号に基づいて前記クロック出力信号の位相
を調整する位相調整工程と、を含むことを特徴としてい
る。

【００１８】この請求項４記載の発明によれば、基準ク
ロック信号と帰還されたクロック出力信号との位相差を
検出してクロック出力信号の位相を調整するＤＰＬＬ回
路における位相調整方法において、前記基準クロック信
号のクロックタイミングで前記帰還クロック出力信号を
保持する第１の保持工程と、前記帰還クロック出力信号
のクロックタイミングで前記基準クロック信号を保持す
る第２の保持工程と、前記第１の保持工程により保持さ
れた前記帰還クロック出力信号と、前記第２の保持工程
により保持された基準クロック信号との位相差を検出し
て位相差検出信号を出力するとともに、前記基準クロッ
ク信号の停止時は、位相差を固定した位相差検出信号を
出力する位相差検出工程と、この位相差検出工程により
出力された位相差検出信号に基づいて前記クロック出力
信号の位相を調整する位相調整工程と、を含む。

【００１９】したがって、ＤＰＬＬ回路における位相調
整機能の向上と、信頼性の向上を図ることができる。

【００２０】請求項２記載の発明は、通信回線を介して
入力されたデータと帰還されたクロック出力信号との位
相差を検出してクロック出力信号の位相を調整する通信
装置用ＤＰＬＬ回路（例えば、図１のＤＰＬＬ回路１）
において、前記入力データのクロックタイミングで前記
帰還クロック出力信号を保持する第１の保持手段（例え
ば、図１のフリップフロップ回路１１ａ）と、前記帰還
クロック出力信号のクロックタイミングで前記入力デー
タを保持する第２の保持手段（例えば、図１のフリップ
フロップ回路１１ｂ）と、前記第１の保持手段により保
持された前記帰還クロック出力信号と、前記第２の保持
手段により保持された入力データとの位相差を検出して
位相差検出信号を出力するとともに、前記入力データの
停止時は、位相差を固定した位相差検出信号を出力する
位相差検出手段（例えば、図１のＵ／Ｄカウンタ１２）
と、この位相差検出手段により出力された位相差検出信
号に基づいて前記クロック出力信号の位相を調整する位
相調整手段（例えば、図１の位相切替回路５８）と、を
備えたことを特徴としている。

【００２１】この請求項２記載の発明によれば、通信回
線を介して入力されたデータと帰還されたクロック出力
信号との位相差を検出してクロック出力信号の位相を調
整する通信装置用ＤＰＬＬ回路において、第１の保持手
段が、前記入力データのクロックタイミングで前記帰還
クロック出力信号を保持し、第２の保持手段が、前記帰
還クロック出力信号のクロックタイミングで前記入力デ
ータを保持し、位相差検出手段が、前記第１の保持手段
により保持された前記帰還クロック出力信号と、前記第
２の保持手段により保持された入力データとの位相差を
検出して位相差検出信号を出力するとともに、前記入力
データの停止時は、位相差を固定した位相差検出信号を
出力すると、位相調整手段が、この位相差検出手段によ
り出力された位相差検出信号に基づいて前記クロック出
力信号の位相を調整する。

【００２２】請求項５記載の発明は、通信回線を介して
入力されたデータと帰還されたクロック出力信号との位
相差を検出してクロック出力信号の位相を調整する通信
装置用ＤＰＬＬ回路における位相調整方法において、前
記入力データのクロックタイミングで前記帰還クロック
出力信号を保持する第１の保持工程と、前記帰還クロッ
ク出力信号のクロックタイミングで前記入力データを保
持する第２の保持工程と、前記第１の保持工程により保
持された前記帰還クロック出力信号と、前記第２の保持
工程により保持された入力データとの位相差を検出して
位相差検出信号を出力するとともに、前記入力データの
停止時は、位相差を固定した位相差検出信号を出力する
位相差検出工程と、この位相差検出工程により出力され
た位相差検出信号に基づいて前記クロック出力信号の位
相を調整する位相調整工程と、を含むことを特徴として
いる。

【００２３】この請求項５記載の発明によれば、通信回
線を介して入力されたデータと帰還されたクロック出力
信号との位相差を検出してクロック出力信号の位相を調
整する通信装置用ＤＰＬＬ回路における位相調整方法に
おいて、前記入力データのクロックタイミングで前記帰
還クロック出力信号を保持する第１の保持工程と、前記
帰還クロック出力信号のクロックタイミングで前記入力
データを保持する第２の保持工程と、前記第１の保持工
程により保持された前記帰還クロック出力信号と、前記
第２の保持工程により保持された入力データとの位相差
を検出して位相差検出信号を出力するとともに、前記入
力データの停止時は、位相差を固定した位相差検出信号
を出力する位相差検出工程と、この位相差検出工程によ
り出力された位相差検出信号に基づいて前記クロック出
力信号の位相を調整する位相調整工程と、を含む。

【００２４】したがって、通信回線からデータが入力さ
れない場合に、クロック出力信号におけるジッタの発生
量を最小限に抑えることができ、ＤＰＬＬ回路を使用し
た通信装置では、その動作の信頼性を向上できるととも
に、アナログ部品を利用した場合よりも部品コストを低
減でき、その通信装置の製造コストも低減できる。

【００２５】また、請求項３に記載した発明のように、
請求項２記載の通信装置用ＤＰＬＬ回路において、前記
位相調整手段は、前記位相差検出手段により位相差が固
定された位相差検出信号が出力されたとき、前記クロッ
ク出力信号の位相を固定することが有効である。

【００２６】この請求項３記載の発明によれば、前記位
相調整手段は、前記位相差検出手段により位相差が固定
された位相差検出信号が出力されたとき、前記クロック
出力信号の位相を固定する。

【００２７】したがって、通信回線からデータが入力さ
れない場合に、クロック出力信号の位相変動を固定し
て、ジッタの発生量の増大を防止できる。

【００２８】

【発明の実施の形態】以下、図を参照して本発明の実施
の形態を詳細に説明する。図１〜図３は、本発明を適用
した図４に示したＤＳＵに使用されるＤＰＬＬ回路の一
実施の形態を示す図である。まず、構成を説明する。図
１は、本実施の形態におけるＤＰＬＬ回路１の回路構成
を示す図である。この図１において、図５に示したＤＰ
ＬＬ回路５０と同一の構成部分には、同一符号を付して
いる。

【００２９】図１のＤＰＬＬ回路１は、位相比較器１
１、アップ／ダウン（Ｕ／Ｄ）カウンタ１２、フリップ
フロップ（ＦＦ）回路５１，５２、ＯＲゲート５３、固
定周波発振器５６、遅延回路５７、及び位相切替回路５
８により構成されている。

【００３０】フリップフロップ（ＦＦ）回路５１は、デ
ータ入力端子ＤがＶｃｃに接続されて“Ｈｉ”レベルに
固定されており、図４のコンパレータ４２からクロック
入力端子に入力されるデータＡをスルーさせて出力端子
ＱからＯＲゲート５３に出力する。

【００３１】フリップフロップ（ＦＦ）回路５２は、フ
リップフロップ回路５１と同様に、データ入力端子Ｄが
Ｖｃｃに接続されて“Ｈｉ”レベルに固定されており、
図４のコンパレータ４３からクロック入力端子に入力さ
れるデータＢをスルーさせて出力端子ＱからＯＲゲート
５３に出力する。

【００３２】ＯＲゲート５３は、フリップフロップ回路
５１，５２からそれぞれ入力されるデータＡとデータＢ
との論理和である合成信号データを、位相比較器１１内
のフリップフロップ回路１１ａのクロック入力端子と、
フリップフロップ回路１１ｂのデータ入力端子Ｄに出力
する。

【００３３】位相比較器１１は、フリップフロップ回路
１１ａ、１１ｂにより構成されている。フリップフロッ
プ回路１１ａのデータ入力端子Ｄは、位相切替回路５８
のクロック出力ラインと接続され、クロック入力端子
は、ＯＲゲート５３の出力ラインと接続され、データ出
力端子Ｑは、Ｕ／Ｄカウンタ１２のデータ入力端子Ｕ／
Ｄと接続されている。

【００３４】このフリップフロップ回路１１ａは、ＯＲ
ゲート５３からクロック入力端子に入力される合成信号
データによるクロックタイミングで、位相切替回路５８
からデータ入力端子Ｄに入力されるクロック出力信号を
ラッチしてＵ／Ｄカウンタ１２のデータ入力端子Ｕ／Ｄ
に出力する。

【００３５】また、フリップフロップ回路１１ｂのデー
タ入力端子Ｄは、ＯＲゲート５３の出力ラインと接続さ
れ、クロック入力端子は、位相切替回路５８のクロック
出力ラインと接続され、データ出力端子Ｑは、Ｕ／Ｄカ
ウンタ１２のクロック入力端子ＣＬＫに接続されてい
る。

【００３６】フリップフロップ回路１１ｂは、位相切替
回路５８からクロック入力端子に入力されるクロック出
力信号によるクロックタイミングで、ＯＲゲート５３か
らデータ入力端子Ｄに入力される合成信号データをラッ
チしてＵ／Ｄカウンタ１２のクロック入力端子ＣＬＫに
出力する。

【００３７】Ｕ／Ｄカウンタ１２は、位相比較器１１内
のフリップフロップ回路１１ｂからクロック端子ＣＬＫ
に入力される合成信号データによるクロックの立上りタ
イミングで、フリップフロップ回路１１ａからデータ入
力端子Ｕ／Ｄに入力されるクロック出力信号が“Ｈｉ”
レベルか“Ｌｏ”レベルかに応じて、「＋１」アップカ
ウント信号あるいは「−１」ダウンカウント信号を位相
切替回路５８に出力する。

【００３８】また、Ｕ／Ｄカウンタ１２は、通信回線か
ら通信信号データが入力されず、位相比較器１１内のフ
リップフロップ回路１１ｂからクロック端子ＣＬＫに合
成信号データが入力されない場合は、フリップフロップ
回路１１ａからデータ入力端子Ｄに入力されるクロック
出力信号の位相変化なしとして、固定のカウント信号を
位相切替回路５８に出力する。

【００３９】固定周波発振器５６は、入力データの周期
と同一周波数の基準クロック信号を発振して遅延回路５
７に出力し、遅延回路５７は、固定周波発振器５６から
入力される基準クロック信号をｎ個の遅延タップを作
り、その信号を位相切替回路５８に出力する。また、遅
延回路５７は、ｎ個のタップを備えており、そのタップ
毎に遅延クロックが異なる遅延クロック信号を作成する
機能を有している。

【００４０】位相切替回路５８は、Ｕ／Ｄカウンタ１２
から入力される「＋１」アップカウント信号あるいは
「−１」ダウンカウント信号に基づいて、遅延回路５７
から入力される分周信号のタップ（遅延クロック）を切
り替えてクロック出力信号の位相を制御して出力する。

【００４１】また、位相切替回路５８は、Ｕ／Ｄカウン
タ１２から固定のカウント信号が入力された場合は、遅
延回路５７から入力される分周信号のタップを固定して
クロック出力信号の位相を固定する。

【００４２】次に、本実施の形態の動作を説明する。図
１のＤＰＬＬ回路１の動作について、図２に示すタイミ
ングチャートに基づいて説明する。

【００４３】まず、通信回線からＤＳＵに通信信号デー
タが入力されている場合のＤＰＬＬ回路１の動作につい
て説明する。

【００４４】フリップフロップ回路５１は、図４のコン
パレータ４２からクロック入力端子に入力されるデータ
Ａをスルーさせて出力端子ＱからＯＲゲート５３に出力
する。同様に、フリップフロップ回路５２は、図４のコ
ンパレータ４３からクロック入力端子に入力されるデー
タＢをスルーさせて出力端子ＱからＯＲゲート５３に出
力する。

【００４５】ＯＲゲート５３は、フリップフロップ回路
５１，５２からそれぞれ入力されるデータＡとデータＢ
との論理和である合成信号データを、位相比較器１１内
のフリップフロップ回路１１ａのクロック入力端子と、
フリップフロップ回路１１ｂのデータ入力端子Ｄに出力
する。

【００４６】位相比較器１１内のフリップフロップ回路
１１ａは、ＯＲゲート５３からクロック入力端子に入力
される合成信号データによるクロックタイミングで、位
相切替回路５８からデータ入力端子Ｄに入力されるクロ
ック出力信号をラッチしてＵ／Ｄカウンタ１２のデータ
入力端子Ｕ／Ｄに出力する。

【００４７】また、フリップフロップ回路１１ｂは、位
相切替回路５８からクロック入力端子に入力されるクロ
ック出力信号によるクロックタイミングで、ＯＲゲート
５３からデータ入力端子Ｄに入力される合成信号データ
をラッチしてＵ／Ｄカウンタ１２のクロック入力端子Ｃ
ＬＫに出力する。

【００４８】Ｕ／Ｄカウンタ１２は、位相比較器１１内
のフリップフロップ回路１１ｂからクロック端子ＣＬＫ
に入力される合成信号データによるクロックの立上りタ
イミングで、フリップフロップ回路１１ａからデータ入
力端子Ｕ／Ｄに入力されるクロック出力信号が“Ｈｉ”
レベルか“Ｌｏ”レベルかに応じて、「＋１」アップカ
ウント信号あるいは「−１」ダウンカウント信号を位相
切替回路５８に出力する。

【００４９】すなわち、図２にパターンとして示すよ
うに、合成信号データによるクロックの立上りタイミン
グで、フリップフロップ回路１１ａからデータ入力端子
Ｕ／Ｄに入力されるクロック出力信号が“Ｈｉ”レベル
である場合は、「＋１」アップカウント信号が位相切替
回路５８に出力される。

【００５０】また、図２にパターンとして示すよう
に、合成信号データによるクロックの立上りタイミング
で、フリップフロップ回路１１ａからデータ入力端子Ｕ
／Ｄに入力されるクロック出力信号が“Ｌｏ”レベルで
ある場合は、「−１」ダウンカウント信号が位相切替回
路５８に出力される。

【００５１】そして、位相切替回路５８は、Ｕ／Ｄカウ
ンタ１２から「＋１」アップカウント信号が入力された
場合は、遅延回路５７のタップ（遅延クロック）を前回
のタップより一つ前のものを選択して、クロック出力信
号の位相を遅らせる。また、位相切替回路５８は、Ｕ／
Ｄカウンタ１２から「−１」ダウンカウント信号が入力
された場合は、遅延回路５７のタップ（遅延クロック）
を前回のタップより一つ後のものを選択して、クロック
出力信号の位相を進ませる。

【００５２】また、通信回線から通信信号データが入力
されない場合は、位相比較器１１内のフリップフロップ
回路１１ｂからＵ／Ｄカウンタ１２のクロック端子ＣＬ
Ｋには合成信号データが入力されない。この場合、Ｕ／
Ｄカウンタ１２は、フリップフロップ回路１１ａからデ
ータ入力端子Ｄに入力されるクロック出力信号の位相変
化なしとして、固定のカウント信号を位相切替回路５８
に出力する。

【００５３】そして、位相切替回路５８は、Ｕ／Ｄカウ
ンタ１２から固定のカウント信号が入力された場合は、
遅延回路５７から入力される分周信号のタップを固定し
てクロック出力信号の位相を固定する。

【００５４】すなわち、図２にパターンとして示すよ
うに、遅延回路５７内では、ｎ層のタップを作成してい
る。位相切替回路５８は、Ｕ／Ｄカウンタ１２から固定
のカウント信号が入力された場合は、遅延回路５７内の
ｎ個の遅延クロック信号のうち、前回選択したタップに
固定してクロック出力信号の位相を固定する。

【００５５】以上のように、本実施の形態のＤＰＬＬ回
路１では、通信回線から通信信号データが入力されない
場合は、位相比較器１１からＵ／Ｄカウンタ１２に入力
するクロック信号を固定とし、Ｕ／Ｄカウンタ１２から
位相切替回路５８に出力されるカウント信号を固定し
て、位相切替回路５８から出力されるクロック出力信号
の位相を固定して出力する構成とした。

【００５６】このため、ＤＰＬＬ回路１では、図３のＤ
ＰＬＬ回路のジッタ耐力特性図に示すジッタ周波数（Ｈ
ｚ：ヘルツ）に対するジッタ量（ＵＩｐ−ｐ：１周期当
たりのジッタ発生量）が、実線で示した従来のものより
も、破線で示した本案の方が少なくなり、ジッタ耐力を
向上できる。

【００５７】したがって、本実施の形態のＤＰＬＬ回路
１では、通信回線からデータが入力されない場合に、ク
ロック出力信号におけるジッタの発生量を最小限に抑え
ることができる。

【００５８】また、ＤＰＬＬ回路１を使用したＤＳＵで
は、その動作の信頼性を向上できるとともに、従来の図
４に示したバンドパスフィルタ４６を利用したクロック
生成部４９よりも部品コストを低減でき、その製造コス
トも低減できる。

【００５９】なお、上記実施の形態では、本発明のＤＰ
ＬＬ回路をＤＳＵに適用した場合を説明したが、その適
用可能な装置はＤＳＵに限定されるものではなく、その
他の通信装置にも適用可能である。また、通信装置以外
にＰＬＬ機能が必要な他の装置にも、本発明のＤＰＬＬ
回路は適用可能である。

【００６０】したがって、ＤＳＵ以外の他の通信装置
や、他の装置に本発明のＤＰＬＬ回路を適用した場合
は、それら各装置の信頼性の向上と製造コストの低減を
図ることができる。

【００６１】

【発明の効果】請求項１記載の発明のＤＰＬＬ回路、及
び請求項４記載の発明のＤＰＬＬ回路における位相調整
方法によれば、ＤＰＬＬ回路における位相調整機能の向
上と、信頼性の向上を図ることができる。

【００６２】請求項２記載の発明の通信装置用ＤＰＬＬ
回路、及び請求項５記載の発明の通信装置用ＤＰＬＬ回
路における位相調整方法によれば、通信回線からデータ
が入力されない場合に、クロック出力信号におけるジッ
タの発生量を最小限に抑えることができ、ＤＰＬＬ回路
を使用した通信装置では、その動作の信頼性を向上でき
るとともに、アナログ部品を利用した場合よりも部品コ
ストを低減でき、その通信装置の製造コストも低減でき
る。

【００６３】請求項３記載の発明のによれば、通信回線
からデータが入力されない場合に、クロック出力信号の
位相変動を固定して、ジッタの発生量の増大を防止でき
る。

【図面の簡単な説明】

【図１】本発明を適用した実施の形態のＤＰＬＬ回路１
の回路構成を示す図である。

【図２】図１のＤＰＬＬ回路１の動作を説明するための
クロックとデータのタイミングチャートを示す図であ
る。

【図３】図１のＤＰＬＬ回路１のジッタ耐力特性を示す
図である。

【図４】従来のＤＳＵ４０の概略構成を示すブロック図
である。

【図５】図４のＤＳＵ４０に適用されたＤＰＬＬ回路５
０の回路構成を示す図である。

【符号の説明】

１ ＤＰＬＬ回路 １１ 位相検出器 １１ａ，１１ｂ フリップフロップ回路 １２ Ｕ／Ｄカウンタ ５１，５２ フリップフロップ回路 ５６ 固定周波発振器 ５７ 遅延回路 ５８ 位相切替回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】基準クロック信号と帰還されたクロック出
   力信号との位相差を検出してクロック出力信号の位相を
   調整するＤＰＬＬ回路において、 前記基準クロック信号のクロックタイミングで前記帰還
   クロック出力信号を保持する第１の保持手段と、 前記帰還クロック出力信号のクロックタイミングで前記
   基準クロック信号を保持する第２の保持手段と、 前記第１の保持手段により保持された前記帰還クロック
   出力信号と、前記第２の保持手段により保持された基準
   クロック信号との位相差を検出して位相差検出信号を出
   力するとともに、前記基準クロック信号の停止時は、位
   相差を固定した位相差検出信号を出力する位相差検出手
   段と、 この位相差検出手段により出力された位相差検出信号に
   基づいて前記クロック出力信号の位相を調整する位相調
   整手段と、 を備えたことを特徴とするＤＰＬＬ回路。
2. 【請求項２】通信回線を介して入力されたデータと帰還
   されたクロック出力信号との位相差を検出してクロック
   出力信号の位相を調整する通信装置用ＤＰＬＬ回路にお
   いて、 前記入力データのクロックタイミングで前記帰還クロッ
   ク出力信号を保持する第１の保持手段と、 前記帰還クロック出力信号のクロックタイミングで前記
   入力データを保持する第２の保持手段と、 前記第１の保持手段により保持された前記帰還クロック
   出力信号と、前記第２の保持手段により保持された入力
   データとの位相差を検出して位相差検出信号を出力する
   とともに、前記入力データの停止時は、位相差を固定し
   た位相差検出信号を出力する位相差検出手段と、 この位相差検出手段により出力された位相差検出信号に
   基づいて前記クロック出力信号の位相を調整する位相調
   整手段と、 を備えたことを特徴とする通信装置用ＤＰＬＬ回路。
3. 【請求項３】前記位相調整手段は、前記位相差検出手段
   により位相差が固定された位相差検出信号が出力された
   とき、前記クロック出力信号の位相を固定することを特
   徴とする請求項２記載の通信装置用ＤＰＬＬ回路。
4. 【請求項４】基準クロック信号と帰還されたクロック出
   力信号との位相差を検出してクロック出力信号の位相を
   調整するＤＰＬＬ回路における位相調整方法において、 前記基準クロック信号のクロックタイミングで前記帰還
   クロック出力信号を保持する第１の保持工程と、 前記帰還クロック出力信号のクロックタイミングで前記
   基準クロック信号を保持する第２の保持工程と、 前記第１の保持工程により保持された前記帰還クロック
   出力信号と、前記第２の保持工程により保持された基準
   クロック信号との位相差を検出して位相差検出信号を出
   力するとともに、前記基準クロック信号の停止時は、位
   相差を固定した位相差検出信号を出力する位相差検出工
   程と、 この位相差検出工程により出力された位相差検出信号に
   基づいて前記クロック出力信号の位相を調整する位相調
   整工程と、 を含むことを特徴とするＤＰＬＬ回路における位相調整
   方法。
5. 【請求項５】通信回線を介して入力されたデータと帰還
   されたクロック出力信号との位相差を検出してクロック
   出力信号の位相を調整する通信装置用ＤＰＬＬ回路にお
   ける位相調整方法において、 前記入力データのクロックタイミングで前記帰還クロッ
   ク出力信号を保持する第１の保持工程と、 前記帰還クロック出力信号のクロックタイミングで前記
   入力データを保持する第２の保持工程と、 前記第１の保持工程により保持された前記帰還クロック
   出力信号と、前記第２の保持工程により保持された入力
   データとの位相差を検出して位相差検出信号を出力する
   とともに、前記入力データの停止時は、位相差を固定し
   た位相差検出信号を出力する位相差検出工程と、 この位相差検出工程により出力された位相差検出信号に
   基づいて前記クロック出力信号の位相を調整する位相調
   整工程と、 を含むことを特徴とする通信装置用ＤＰＬＬ回路におけ
   る位相調整方法。