JP2003134096A - データ抽出回路 - Google Patents
データ抽出回路Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
Abstract
(57)【要約】
【課題】本発明は、互いに異なるクロック信号源を有す
る通信装置間でのデータ信号のシリアル伝送に用いられ
るデータ抽出回路において、受信データ信号の再生に最
適なサンプリングクロック信号を短時間に得ることがで
きるようにすることを最も主要な特徴としている。 【解決手段】たとえば、判定回路１０は、受信データ信
号の立ち上がりエッジで、多相クロック信号ＣＫ１〜Ｃ
Ｋｎをサンプリングする。そして、そのサンプリングの
状態から、受信データ信号の再生に最適なサンプリング
クロック信号を判定する。また、その判定の結果として
のクロック選択信号を、クロック選択回路２０に対して
出力する構成となっている。
る通信装置間でのデータ信号のシリアル伝送に用いられ
るデータ抽出回路において、受信データ信号の再生に最
適なサンプリングクロック信号を短時間に得ることがで
きるようにすることを最も主要な特徴としている。 【解決手段】たとえば、判定回路１０は、受信データ信
号の立ち上がりエッジで、多相クロック信号ＣＫ１〜Ｃ
Ｋｎをサンプリングする。そして、そのサンプリングの
状態から、受信データ信号の再生に最適なサンプリング
クロック信号を判定する。また、その判定の結果として
のクロック選択信号を、クロック選択回路２０に対して
出力する構成となっている。
Description
【０００１】
【発明の属する技術分野】本発明は、データ抽出回路に
関するもので、たとえば、互いに異なるクロック信号源
を有する通信装置間でのデータ信号のシリアル伝送に用
いられるものである。
関するもので、たとえば、互いに異なるクロック信号源
を有する通信装置間でのデータ信号のシリアル伝送に用
いられるものである。
【０００２】
【従来の技術】近年、モバイル機器などの普及にともな
い、互いに異なるクロック信号源を有する通信機器間
で、データ信号のシリアル伝送が盛んに行われるように
なってきている。
い、互いに異なるクロック信号源を有する通信機器間
で、データ信号のシリアル伝送が盛んに行われるように
なってきている。
【０００３】図６は、互いに異なるクロック信号源を有
する通信機器間で、データ信号のシリアル伝送を行う場
合の例を示すものである。
する通信機器間で、データ信号のシリアル伝送を行う場
合の例を示すものである。
【０００４】図に示すように、互いに異なるクロック信
号源ｔ，ｒを有する通信機器Ｔ，Ｒ間において、データ
信号のみをシリアル伝送により送受信する非同期式の場
合、データ信号を送信する送信機（この場合、通信機器
Ｔ）側と、そのデータ信号を受信する受信機（この場
合、通信機器Ｒ）側とで、同一周波数のクロックを作り
出すようにしている。
号源ｔ，ｒを有する通信機器Ｔ，Ｒ間において、データ
信号のみをシリアル伝送により送受信する非同期式の場
合、データ信号を送信する送信機（この場合、通信機器
Ｔ）側と、そのデータ信号を受信する受信機（この場
合、通信機器Ｒ）側とで、同一周波数のクロックを作り
出すようにしている。
【０００５】しかしながら、通信機器Ｔと通信機器Ｒと
における周波数の若干のずれ（α1，α2 ）により、必
ず、周波数オフセットが発生する。そのため、従来は、
受信機側において、受信したデータ信号（以下、受信デ
ータ信号）と同期したサンプリングクロック信号を発生
させる。そして、このサンプリングクロック信号で受信
データ信号をサンプリングすることによって、再生デー
タ信号を得るようにしている。
における周波数の若干のずれ（α1，α2 ）により、必
ず、周波数オフセットが発生する。そのため、従来は、
受信機側において、受信したデータ信号（以下、受信デ
ータ信号）と同期したサンプリングクロック信号を発生
させる。そして、このサンプリングクロック信号で受信
データ信号をサンプリングすることによって、再生デー
タ信号を得るようにしている。
【０００６】上記サンプリングクロック信号を発生させ
るための回路には様々あるが、多相クロック信号を利用
するようにした方法もその一つである。
るための回路には様々あるが、多相クロック信号を利用
するようにした方法もその一つである。
【０００７】図７は、多相クロック信号を用いて受信デ
ータ信号の再生（再生データ信号の抽出）を行う、従来
のデータ抽出回路の構成例を示すものである。
ータ信号の再生（再生データ信号の抽出）を行う、従来
のデータ抽出回路の構成例を示すものである。
【０００８】図に示すように、このデータ抽出回路は、
選択回路１、位相比較回路２、クロック制御回路３、お
よび、サンプリング回路（Ｆ／Ｆ）４を有して構成され
ている。
選択回路１、位相比較回路２、クロック制御回路３、お
よび、サンプリング回路（Ｆ／Ｆ）４を有して構成され
ている。
【０００９】このデータ抽出回路においては、たとえば
図８に示すようにして、受信データ信号の再生に最適な
サンプリングクロック信号の選択が行われる。すなわ
ち、選択回路１では、ＰＬＬ（図示していない）にて発
生された多相クロック信号ＣＫ１〜ＣＫｎより、クロッ
ク制御回路３からの選択回路制御信号にしたがって１つ
のクロック信号を選択する。位相比較回路２では、受信
データ信号の立ち上がりエッジ（または、立ち下がりエ
ッジ）と、上記選択回路１で選択されたクロック信号の
エッジまでの位相とを比較する。そして、その比較の結
果にもとづいて、上記クロック制御回路３を制御するた
めの制御信号ＵＰ／ＤＮを出力する。クロック制御回路
３では、上記制御信号ＵＰ／ＤＮに応じた選択回路制御
信号を生成し、上記選択回路１に出力（フィードバッ
ク）する。こうして、受信データ信号の再生に最適なサ
ンプリングクロック信号が得られるまで、上記のフィー
ドバック制御が繰り返される。これにより、サンプリン
グ回路４において、多相クロック信号ＣＫ１〜ＣＫｎよ
り最終的に選び出された最適なクロック信号を用いて、
再生データ信号を抽出するための受信データ信号のサン
プリングが行われる。
図８に示すようにして、受信データ信号の再生に最適な
サンプリングクロック信号の選択が行われる。すなわ
ち、選択回路１では、ＰＬＬ（図示していない）にて発
生された多相クロック信号ＣＫ１〜ＣＫｎより、クロッ
ク制御回路３からの選択回路制御信号にしたがって１つ
のクロック信号を選択する。位相比較回路２では、受信
データ信号の立ち上がりエッジ（または、立ち下がりエ
ッジ）と、上記選択回路１で選択されたクロック信号の
エッジまでの位相とを比較する。そして、その比較の結
果にもとづいて、上記クロック制御回路３を制御するた
めの制御信号ＵＰ／ＤＮを出力する。クロック制御回路
３では、上記制御信号ＵＰ／ＤＮに応じた選択回路制御
信号を生成し、上記選択回路１に出力（フィードバッ
ク）する。こうして、受信データ信号の再生に最適なサ
ンプリングクロック信号が得られるまで、上記のフィー
ドバック制御が繰り返される。これにより、サンプリン
グ回路４において、多相クロック信号ＣＫ１〜ＣＫｎよ
り最終的に選び出された最適なクロック信号を用いて、
再生データ信号を抽出するための受信データ信号のサン
プリングが行われる。
【００１０】このデータ抽出回路の場合、多相クロック
信号ＣＫ１〜ＣＫｎより最適なサンプリングクロック信
号を得るには、少なくともｎ／２回の動作が必要であ
る。
信号ＣＫ１〜ＣＫｎより最適なサンプリングクロック信
号を得るには、少なくともｎ／２回の動作が必要であ
る。
【００１１】特に、最新のモバイル機器などにおいて
は、待機電力の削減のために、待機時にデータ信号の送
信そのものを停止するようになってきている。ところ
が、このような方式を採用するシリアル伝送の場合、た
とえば図９に示すように、送信の再開時に、周波数オフ
セットの影響により、受信データ信号とサンプリングク
ロック信号との位相関係がずれることがある。このた
め、上記した構成のデータ抽出回路では、再度、位相合
わせのための動作が必要になるばかりか、最悪の場合、
受信データ信号から再生データ信号を抽出できなくな
る。
は、待機電力の削減のために、待機時にデータ信号の送
信そのものを停止するようになってきている。ところ
が、このような方式を採用するシリアル伝送の場合、た
とえば図９に示すように、送信の再開時に、周波数オフ
セットの影響により、受信データ信号とサンプリングク
ロック信号との位相関係がずれることがある。このた
め、上記した構成のデータ抽出回路では、再度、位相合
わせのための動作が必要になるばかりか、最悪の場合、
受信データ信号から再生データ信号を抽出できなくな
る。
【００１２】
【発明が解決しようとする課題】上記したように、従来
においては、多相クロック信号より最適なサンプリング
クロック信号を得るには多少の時間を要するため、デー
タ信号の送信の再開時に受信データ信号のサンプリング
を瞬時に行うことができないといった不具合があった。
においては、多相クロック信号より最適なサンプリング
クロック信号を得るには多少の時間を要するため、デー
タ信号の送信の再開時に受信データ信号のサンプリング
を瞬時に行うことができないといった不具合があった。
【００１３】そこで、この発明は、受信データの再生に
最適なサンプリングクロックを短時間に得ることがで
き、データ送信の再開時にも瞬時に受信データの再生を
行うことが可能なデータ抽出回路を提供することを目的
としている。
最適なサンプリングクロックを短時間に得ることがで
き、データ送信の再開時にも瞬時に受信データの再生を
行うことが可能なデータ抽出回路を提供することを目的
としている。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明のデータ抽出回路にあっては、外部より
供給される受信データのエッジに対応する、内部で生成
された多相クロックの位相情報より、前記受信データの
再生に最適なサンプリングクロックを判定する判定回路
と、この判定回路での判定結果をもとに、前記多相クロ
ックより、前記受信データの再生に最適なクロックを選
択する選択回路と、この選択回路で選択された前記クロ
ックにしたがって、前記受信データの再生を行う再生回
路とを具備したことを特徴とする。
めに、この発明のデータ抽出回路にあっては、外部より
供給される受信データのエッジに対応する、内部で生成
された多相クロックの位相情報より、前記受信データの
再生に最適なサンプリングクロックを判定する判定回路
と、この判定回路での判定結果をもとに、前記多相クロ
ックより、前記受信データの再生に最適なクロックを選
択する選択回路と、この選択回路で選択された前記クロ
ックにしたがって、前記受信データの再生を行う再生回
路とを具備したことを特徴とする。
【００１５】この発明のデータ抽出回路によれば、受信
データのエッジにてサンプリングされた多相クロックの
位相から、受信データの再生に最適なサンプリングクロ
ックを判定できるようになる。これにより、最適なサン
プリングクロックを選択するのとほぼ同時に、受信デー
タの再生を開始することが可能となるものである。
データのエッジにてサンプリングされた多相クロックの
位相から、受信データの再生に最適なサンプリングクロ
ックを判定できるようになる。これにより、最適なサン
プリングクロックを選択するのとほぼ同時に、受信デー
タの再生を開始することが可能となるものである。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１７】図１は、本発明の一実施形態にかかる、デ
ータ抽出回路の構成例を示すものである。なお、ここで
は、たとえば図６に示した、互いに異なるクロック信号
源ｔ，ｒを有する通信機器Ｔ，Ｒ間でのデータ信号のシ
リアル伝送に用いる場合について説明する。
ータ抽出回路の構成例を示すものである。なお、ここで
は、たとえば図６に示した、互いに異なるクロック信号
源ｔ，ｒを有する通信機器Ｔ，Ｒ間でのデータ信号のシ
リアル伝送に用いる場合について説明する。
【００１８】同図において、このデータ抽出回路は、判
定回路１０、クロック選択回路２０、および、フリップ
フロップ（Ｆ／Ｆ）回路からなるサンプリング回路（再
生回路）３０を有して構成されている。
定回路１０、クロック選択回路２０、および、フリップ
フロップ（Ｆ／Ｆ）回路からなるサンプリング回路（再
生回路）３０を有して構成されている。
【００１９】上記判定回路１０には、たとえば図６に示
すように、外部の通信機器Ｔより送信され、通信機器Ｒ
で受信されたデータ信号（受信データ信号）が供給され
る。また、判定回路１０には、通信機器Ｒの内部のＰＬ
Ｌ（図示していない）で生成された多相クロック信号Ｃ
Ｋ１〜ＣＫｎが供給される。この判定回路１０は、上記
受信データ信号の立ち上がりエッジまたは立ち下がりエ
ッジで、上記多相クロック信号ＣＫ１〜ＣＫｎをサンプ
リングする。そして、そのサンプリングの状態（位相情
報）から、上記受信データ信号の再生に最適なサンプリ
ングクロック信号（最適クロック信号）を判定する。ま
た、その判定の結果としてのクロック選択信号を、上記
クロック選択回路２０に対して出力する。なお、この判
定回路１０での判定の具体的な方法については、後述す
る。
すように、外部の通信機器Ｔより送信され、通信機器Ｒ
で受信されたデータ信号（受信データ信号）が供給され
る。また、判定回路１０には、通信機器Ｒの内部のＰＬ
Ｌ（図示していない）で生成された多相クロック信号Ｃ
Ｋ１〜ＣＫｎが供給される。この判定回路１０は、上記
受信データ信号の立ち上がりエッジまたは立ち下がりエ
ッジで、上記多相クロック信号ＣＫ１〜ＣＫｎをサンプ
リングする。そして、そのサンプリングの状態（位相情
報）から、上記受信データ信号の再生に最適なサンプリ
ングクロック信号（最適クロック信号）を判定する。ま
た、その判定の結果としてのクロック選択信号を、上記
クロック選択回路２０に対して出力する。なお、この判
定回路１０での判定の具体的な方法については、後述す
る。
【００２０】上記クロック選択回路２０には、上記判定
回路１０からのクロック選択信号が供給される。また、
クロック選択回路２０には、上記多相クロック信号ＣＫ
１〜ＣＫｎが供給される。このクロック選択回路２０
は、上記判定回路１０からのクロック選択信号にしたが
って、上記多相クロック信号ＣＫ１〜ＣＫｎより最適ク
ロック信号を選択する。そして、その最適クロック信号
を上記サンプリング回路３０に出力する。
回路１０からのクロック選択信号が供給される。また、
クロック選択回路２０には、上記多相クロック信号ＣＫ
１〜ＣＫｎが供給される。このクロック選択回路２０
は、上記判定回路１０からのクロック選択信号にしたが
って、上記多相クロック信号ＣＫ１〜ＣＫｎより最適ク
ロック信号を選択する。そして、その最適クロック信号
を上記サンプリング回路３０に出力する。
【００２１】上記サンプリング回路３０には、上記クロ
ック選択回路２０からの最適クロック信号が供給され
る。また、サンプリング回路３０には、上記受信データ
信号が供給される。このサンプリング回路３０は、上記
最適クロック信号によって上記受信データ信号をサンプ
リングする。こうすることにより、上記受信データ信号
から再生データ信号を抽出する。
ック選択回路２０からの最適クロック信号が供給され
る。また、サンプリング回路３０には、上記受信データ
信号が供給される。このサンプリング回路３０は、上記
最適クロック信号によって上記受信データ信号をサンプ
リングする。こうすることにより、上記受信データ信号
から再生データ信号を抽出する。
【００２２】図２は、上記したデータ抽出回路の構成
を、より具体化して示すものである。なお、ここでは、
多相クロック信号ＣＫ１〜ＣＫｎの数（ｎ）を「８」と
した場合について説明する。また、多相クロック信号Ｃ
Ｋ２と位相が１８０度ずれた多相クロック信号ＣＫ６
を、最適クロック信号とした場合の例を示している。
を、より具体化して示すものである。なお、ここでは、
多相クロック信号ＣＫ１〜ＣＫｎの数（ｎ）を「８」と
した場合について説明する。また、多相クロック信号Ｃ
Ｋ２と位相が１８０度ずれた多相クロック信号ＣＫ６
を、最適クロック信号とした場合の例を示している。
【００２３】同図において、上記判定回路１０は、フリ
ップフロップ（Ｆ／Ｆ）回路１１ａ〜１１ｈ、ノット回
路（インバータ）１２ａ〜１２ｈ、および、オア回路１
３ａ〜１３ｈを有して構成されている。
ップフロップ（Ｆ／Ｆ）回路１１ａ〜１１ｈ、ノット回
路（インバータ）１２ａ〜１２ｈ、および、オア回路１
３ａ〜１３ｈを有して構成されている。
【００２４】すなわち、上記Ｆ／Ｆ回路１１ａ〜１１ｈ
の入力端の一方には、それぞれ、上記受信データ信号が
共通に入力される。また、上記Ｆ／Ｆ回路１１ａ〜１１
ｈの入力端の他方（データ入力端子Ｄ）には、上記多相
クロック信号ＣＫ１〜ＣＫ８がそれぞれ入力される。
の入力端の一方には、それぞれ、上記受信データ信号が
共通に入力される。また、上記Ｆ／Ｆ回路１１ａ〜１１
ｈの入力端の他方（データ入力端子Ｄ）には、上記多相
クロック信号ＣＫ１〜ＣＫ８がそれぞれ入力される。
【００２５】上記Ｆ／Ｆ回路１１ａの出力端（出力端子
Ｑ）は、上記インバータ１２ａの入力端および上記オア
回路１３ｈの他方の入力端に接続されている。上記イン
バータ１２ａの出力端は、上記オア回路１３ａの一方の
入力端に接続されている。
Ｑ）は、上記インバータ１２ａの入力端および上記オア
回路１３ｈの他方の入力端に接続されている。上記イン
バータ１２ａの出力端は、上記オア回路１３ａの一方の
入力端に接続されている。
【００２６】上記Ｆ／Ｆ回路１１ｂの出力端は、上記イ
ンバータ１２ｂの入力端および上記オア回路１３ａの他
方の入力端に接続されている。上記インバータ１２ｂの
出力端は、上記オア回路１３ｂの一方の入力端に接続さ
れている。
ンバータ１２ｂの入力端および上記オア回路１３ａの他
方の入力端に接続されている。上記インバータ１２ｂの
出力端は、上記オア回路１３ｂの一方の入力端に接続さ
れている。
【００２７】上記Ｆ／Ｆ回路１１ｃの出力端は、上記イ
ンバータ１２ｃの入力端および上記オア回路１３ｂの他
方の入力端に接続されている。上記インバータ１２ｃの
出力端は、上記オア回路１３ｃの一方の入力端に接続さ
れている。
ンバータ１２ｃの入力端および上記オア回路１３ｂの他
方の入力端に接続されている。上記インバータ１２ｃの
出力端は、上記オア回路１３ｃの一方の入力端に接続さ
れている。
【００２８】上記Ｆ／Ｆ回路１１ｄの出力端は、上記イ
ンバータ１２ｄの入力端および上記オア回路１３ｃの他
方の入力端に接続されている。上記インバータ１２ｄの
出力端は、上記オア回路１３ｄの一方の入力端に接続さ
れている。
ンバータ１２ｄの入力端および上記オア回路１３ｃの他
方の入力端に接続されている。上記インバータ１２ｄの
出力端は、上記オア回路１３ｄの一方の入力端に接続さ
れている。
【００２９】上記Ｆ／Ｆ回路１１ｅの出力端は、上記イ
ンバータ１２ｅの入力端および上記オア回路１３ｄの他
方の入力端に接続されている。上記インバータ１２ｅの
出力端は、上記オア回路１３ｅの一方の入力端に接続さ
れている。
ンバータ１２ｅの入力端および上記オア回路１３ｄの他
方の入力端に接続されている。上記インバータ１２ｅの
出力端は、上記オア回路１３ｅの一方の入力端に接続さ
れている。
【００３０】上記Ｆ／Ｆ回路１１ｆの出力端は、上記イ
ンバータ１２ｆの入力端および上記オア回路１３ｅの他
方の入力端に接続されている。上記インバータ１２ｆの
出力端は、上記オア回路１３ｆの一方の入力端に接続さ
れている。
ンバータ１２ｆの入力端および上記オア回路１３ｅの他
方の入力端に接続されている。上記インバータ１２ｆの
出力端は、上記オア回路１３ｆの一方の入力端に接続さ
れている。
【００３１】上記Ｆ／Ｆ回路１１ｇの出力端は、上記イ
ンバータ１２ｇの入力端および上記オア回路１３ｆの他
方の入力端に接続されている。上記インバータ１２ｇの
出力端は、上記オア回路１３ｇの一方の入力端に接続さ
れている。
ンバータ１２ｇの入力端および上記オア回路１３ｆの他
方の入力端に接続されている。上記インバータ１２ｇの
出力端は、上記オア回路１３ｇの一方の入力端に接続さ
れている。
【００３２】上記Ｆ／Ｆ回路１１ｈの出力端は、上記イ
ンバータ１２ｈの入力端および上記オア回路１３ｇの他
方の入力端に接続されている。上記インバータ１２ｈの
出力端は、上記オア回路１３ｈの一方の入力端に接続さ
れている。
ンバータ１２ｈの入力端および上記オア回路１３ｇの他
方の入力端に接続されている。上記インバータ１２ｈの
出力端は、上記オア回路１３ｈの一方の入力端に接続さ
れている。
【００３３】上記クロック選択回路２０は、ナンド回路
２１ａ〜２１ｍ、および、オア回路２２ａ，２２ｂを有
して構成されている。
２１ａ〜２１ｍ、および、オア回路２２ａ，２２ｂを有
して構成されている。
【００３４】すなわち、上記ナンド回路２１ａの一方の
入力端には、上記判定回路１０における、上記オア回路
１３ａの出力端が接続されている。また、このナンド回
路２１ａの他方の入力端には、上記多相クロック信号Ｃ
Ｋ５が入力される。
入力端には、上記判定回路１０における、上記オア回路
１３ａの出力端が接続されている。また、このナンド回
路２１ａの他方の入力端には、上記多相クロック信号Ｃ
Ｋ５が入力される。
【００３５】上記ナンド回路２１ｂの一方の入力端に
は、上記オア回路１３ｂの出力端が接続されている。ま
た、このナンド回路２１ｂの他方の入力端には、上記多
相クロック信号ＣＫ６が入力される。
は、上記オア回路１３ｂの出力端が接続されている。ま
た、このナンド回路２１ｂの他方の入力端には、上記多
相クロック信号ＣＫ６が入力される。
【００３６】上記ナンド回路２１ｃの一方の入力端に
は、上記オア回路１３ｃの出力端が接続されている。ま
た、このナンド回路２１ｃの他方の入力端には、上記多
相クロック信号ＣＫ７が入力される。
は、上記オア回路１３ｃの出力端が接続されている。ま
た、このナンド回路２１ｃの他方の入力端には、上記多
相クロック信号ＣＫ７が入力される。
【００３７】上記ナンド回路２１ｄの一方の入力端に
は、上記オア回路１３ｄの出力端が接続されている。ま
た、このナンド回路２１ｄの他方の入力端には、上記多
相クロック信号ＣＫ８が入力される。
は、上記オア回路１３ｄの出力端が接続されている。ま
た、このナンド回路２１ｄの他方の入力端には、上記多
相クロック信号ＣＫ８が入力される。
【００３８】上記ナンド回路２１ｅの一方の入力端に
は、上記オア回路１３ｅの出力端が接続されている。ま
た、このナンド回路２１ｅの他方の入力端には、上記多
相クロック信号ＣＫ１が入力される。
は、上記オア回路１３ｅの出力端が接続されている。ま
た、このナンド回路２１ｅの他方の入力端には、上記多
相クロック信号ＣＫ１が入力される。
【００３９】上記ナンド回路２１ｆの一方の入力端に
は、上記オア回路１３ｆの出力端が接続されている。ま
た、このナンド回路２１ｆの他方の入力端には、上記多
相クロック信号ＣＫ２が入力される。
は、上記オア回路１３ｆの出力端が接続されている。ま
た、このナンド回路２１ｆの他方の入力端には、上記多
相クロック信号ＣＫ２が入力される。
【００４０】上記ナンド回路２１ｇの一方の入力端に
は、上記オア回路１３ｇの出力端が接続されている。ま
た、このナンド回路２１ｇの他方の入力端には、上記多
相クロック信号ＣＫ３が入力される。
は、上記オア回路１３ｇの出力端が接続されている。ま
た、このナンド回路２１ｇの他方の入力端には、上記多
相クロック信号ＣＫ３が入力される。
【００４１】上記ナンド回路２１ｈの一方の入力端に
は、上記オア回路１３ｈの出力端が接続されている。ま
た、このナンド回路２１ｈの他方の入力端には、上記多
相クロック信号ＣＫ４が入力される。
は、上記オア回路１３ｈの出力端が接続されている。ま
た、このナンド回路２１ｈの他方の入力端には、上記多
相クロック信号ＣＫ４が入力される。
【００４２】上記ナンド回路２１ａの出力端は、上記ナ
ンド回路２１ｉの一方の入力端に接続されている。ま
た、このナンド回路２１ｉの他方の入力端には、上記ナ
ンド回路２１ｂの出力端が接続されている。
ンド回路２１ｉの一方の入力端に接続されている。ま
た、このナンド回路２１ｉの他方の入力端には、上記ナ
ンド回路２１ｂの出力端が接続されている。
【００４３】上記ナンド回路２１ｃの出力端は、上記ナ
ンド回路２１ｊの一方の入力端に接続されている。ま
た、このナンド回路２１ｊの他方の入力端には、上記ナ
ンド回路２１ｄの出力端が接続されている。
ンド回路２１ｊの一方の入力端に接続されている。ま
た、このナンド回路２１ｊの他方の入力端には、上記ナ
ンド回路２１ｄの出力端が接続されている。
【００４４】上記ナンド回路２１ｅの出力端は、上記ナ
ンド回路２１ｋの一方の入力端に接続されている。ま
た、このナンド回路２１ｋの他方の入力端には、上記ナ
ンド回路２１ｆの出力端が接続されている。
ンド回路２１ｋの一方の入力端に接続されている。ま
た、このナンド回路２１ｋの他方の入力端には、上記ナ
ンド回路２１ｆの出力端が接続されている。
【００４５】上記ナンド回路２１ｇの出力端は、上記ナ
ンド回路２１ｌの一方の入力端に接続されている。ま
た、このナンド回路２１ｌの他方の入力端には、上記ナ
ンド回路２１ｈの出力端が接続されている。
ンド回路２１ｌの一方の入力端に接続されている。ま
た、このナンド回路２１ｌの他方の入力端には、上記ナ
ンド回路２１ｈの出力端が接続されている。
【００４６】上記ナンド回路２１ｉの出力端は、上記オ
ア回路２２ａの一方の入力端に接続されている。また、
このオア回路２２ａの他方の入力端には、上記ナンド回
路２１ｊの出力端が接続されている。
ア回路２２ａの一方の入力端に接続されている。また、
このオア回路２２ａの他方の入力端には、上記ナンド回
路２１ｊの出力端が接続されている。
【００４７】上記ナンド回路２１ｋの出力端は、上記オ
ア回路２２ｂの一方の入力端に接続されている。また、
このオア回路２２ｂの他方の入力端には、上記ナンド回
路２１ｌの出力端が接続されている。
ア回路２２ｂの一方の入力端に接続されている。また、
このオア回路２２ｂの他方の入力端には、上記ナンド回
路２１ｌの出力端が接続されている。
【００４８】さらに、上記オア回路２２ａの出力端は、
上記ナンド回路２１ｍの一方の入力端に接続されてい
る。また、このナンド回路２１ｍの他方の入力端には、
上記オア回路２２ｂの出力端が接続されている。
上記ナンド回路２１ｍの一方の入力端に接続されてい
る。また、このナンド回路２１ｍの他方の入力端には、
上記オア回路２２ｂの出力端が接続されている。
【００４９】そして、上記ナンド回路２１ｍの出力端
は、上記サンプリング回路３０を成すＦ／Ｆ回路の入力
端の他方に接続されている。
は、上記サンプリング回路３０を成すＦ／Ｆ回路の入力
端の他方に接続されている。
【００５０】上記サンプリング回路３０を成すＦ／Ｆ回
路の入力端の一方（データ入力端子Ｄ）には、遅延回路
４０を介して、上記受信データ信号が入力されるように
なっている。また、このＦ／Ｆ回路の出力端（出力端子
Ｑ）からは、上記受信データ信号より再生された再生デ
ータ信号が出力される。
路の入力端の一方（データ入力端子Ｄ）には、遅延回路
４０を介して、上記受信データ信号が入力されるように
なっている。また、このＦ／Ｆ回路の出力端（出力端子
Ｑ）からは、上記受信データ信号より再生された再生デ
ータ信号が出力される。
【００５１】ここで、上記サンプリング回路３０の前段
に設けられた上記遅延回路４０は、上記クロック選択回
路２０での最適クロック信号の選択に要する時間に応じ
て、上記受信データ信号を遅延させるためのもので、上
記クロック選択回路２０におけるロジック回路の段数
（この場合、４段）と同数のロジック回路を直列に接続
してなる構成とされている。
に設けられた上記遅延回路４０は、上記クロック選択回
路２０での最適クロック信号の選択に要する時間に応じ
て、上記受信データ信号を遅延させるためのもので、上
記クロック選択回路２０におけるロジック回路の段数
（この場合、４段）と同数のロジック回路を直列に接続
してなる構成とされている。
【００５２】すなわち、上記遅延回路４０は、たとえば
上記受信データ信号が一方の入力端に供給されるナンド
回路４１ａの出力端が、ナンド回路４１ｂの一方の入力
端に接続され、このナンド回路４１ｂの出力端が、オア
回路４２の一方の入力端に接続され、このオア回路４２
の出力端が、ナンド回路４１ｃの一方の入力端に接続さ
れ、このナンド回路４１ｃの出力端が、上記サンプリン
グ回路３０を成すＦ／Ｆ回路の入力端の一方（データ入
力端子Ｄ）に接続されている。
上記受信データ信号が一方の入力端に供給されるナンド
回路４１ａの出力端が、ナンド回路４１ｂの一方の入力
端に接続され、このナンド回路４１ｂの出力端が、オア
回路４２の一方の入力端に接続され、このオア回路４２
の出力端が、ナンド回路４１ｃの一方の入力端に接続さ
れ、このナンド回路４１ｃの出力端が、上記サンプリン
グ回路３０を成すＦ／Ｆ回路の入力端の一方（データ入
力端子Ｄ）に接続されている。
【００５３】なお、上記ナンド回路４１ａ，４１ｂ，４
１ｃおよび上記オア回路４２の他方の入力端には、それ
ぞれ、基準信号が供給されるようになっている。また、
このような構成の遅延回路４０は、たとえば、上記判定
回路１０内に設けることができる。
１ｃおよび上記オア回路４２の他方の入力端には、それ
ぞれ、基準信号が供給されるようになっている。また、
このような構成の遅延回路４０は、たとえば、上記判定
回路１０内に設けることができる。
【００５４】図３は、上記した構成におけるデータ抽出
回路での、最適クロック信号の選択にかかる動作を説明
するために示すものである。なお、ここでは、受信デー
タ信号の最初の立ち上がりエッジでの動作について説明
する。
回路での、最適クロック信号の選択にかかる動作を説明
するために示すものである。なお、ここでは、受信デー
タ信号の最初の立ち上がりエッジでの動作について説明
する。
【００５５】図に示すように、たとえば、受信データ信
号と、多相クロック信号ＣＫ１〜ＣＫ８とが、上記判定
回路１０に取り込まれたとする。
号と、多相クロック信号ＣＫ１〜ＣＫ８とが、上記判定
回路１０に取り込まれたとする。
【００５６】すると、上記判定回路１０では、受信デー
タ信号の立ち上がりエッジに対応するタイミングにおい
て、位相情報としての、上記多相クロック信号ＣＫ１〜
ＣＫ８の各レベルの、ハイレベル（Ｈ）からロウレベル
（Ｌ）への変化が検出される。この例の場合、多相クロ
ック信号ＣＫ２のハイレベルから多相クロック信号ＣＫ
３のロウレベルへの変化が検出される。これにより、上
記オア回路１３ａ〜１３ｈの各出力のうち、上記オア回
路１３ｂの出力のみがハイレベル（Ｈ）状態となる。
タ信号の立ち上がりエッジに対応するタイミングにおい
て、位相情報としての、上記多相クロック信号ＣＫ１〜
ＣＫ８の各レベルの、ハイレベル（Ｈ）からロウレベル
（Ｌ）への変化が検出される。この例の場合、多相クロ
ック信号ＣＫ２のハイレベルから多相クロック信号ＣＫ
３のロウレベルへの変化が検出される。これにより、上
記オア回路１３ａ〜１３ｈの各出力のうち、上記オア回
路１３ｂの出力のみがハイレベル（Ｈ）状態となる。
【００５７】すなわち、この例においては、多相クロッ
ク信号ＣＫ２から数タップ後の、たとえば、この多相ク
ロック信号ＣＫ２と位相が１８０度ずれた多相クロック
信号ＣＫ６が、結果的に、最適クロック信号として判定
される。そして、上記オア回路１３ｂの出力のみがハイ
レベル（Ｈ）状態とされた、上記オア回路１３ａ〜１３
ｈの各出力が、上記判定回路１０からのクロック選択信
号として出力される。
ク信号ＣＫ２から数タップ後の、たとえば、この多相ク
ロック信号ＣＫ２と位相が１８０度ずれた多相クロック
信号ＣＫ６が、結果的に、最適クロック信号として判定
される。そして、上記オア回路１３ｂの出力のみがハイ
レベル（Ｈ）状態とされた、上記オア回路１３ａ〜１３
ｈの各出力が、上記判定回路１０からのクロック選択信
号として出力される。
【００５８】一方、上記判定回路１０からのクロック選
択信号を受けて、上記クロック選択回路２０では、ナン
ド回路２１ａ〜２１ｈの各出力のうち、ナンド回路２１
ｂの出力のみがハイレベル状態となる。その結果、上記
クロック選択回路２０からは、上記サンプリング回路３
０に対して、多相クロック信号ＣＫ６が最適クロック信
号として出力されることになる。
択信号を受けて、上記クロック選択回路２０では、ナン
ド回路２１ａ〜２１ｈの各出力のうち、ナンド回路２１
ｂの出力のみがハイレベル状態となる。その結果、上記
クロック選択回路２０からは、上記サンプリング回路３
０に対して、多相クロック信号ＣＫ６が最適クロック信
号として出力されることになる。
【００５９】上記サンプリング回路３０では、上記多相
クロック信号ＣＫ６の供給に同期して、上記遅延回路４
０より供給される受信データ信号をサンプリングするこ
とにより、再生データ信号の抽出が行われる。
クロック信号ＣＫ６の供給に同期して、上記遅延回路４
０より供給される受信データ信号をサンプリングするこ
とにより、再生データ信号の抽出が行われる。
【００６０】上記した構成によれば、受信データ信号の
最初の立ち上がりエッジから１クロック（１受信データ
信号）以内に最適クロック信号を得ることが可能となる
のみでなく、再生データ信号をも抽出できるようにな
る。よって、送信の再開時においても、瞬時に受信デー
タ信号の再生を行うことが可能となる。
最初の立ち上がりエッジから１クロック（１受信データ
信号）以内に最適クロック信号を得ることが可能となる
のみでなく、再生データ信号をも抽出できるようにな
る。よって、送信の再開時においても、瞬時に受信デー
タ信号の再生を行うことが可能となる。
【００６１】なお、上記データ抽出回路においては、ジ
ッタなどの影響を考慮して、急激なクロック選択動作を
避けるように構成することも可能である。
ッタなどの影響を考慮して、急激なクロック選択動作を
避けるように構成することも可能である。
【００６２】図４は、本発明の他の実施形態にかかるデ
ータ抽出回路として、急激なクロック選択動作を避ける
ように構成した場合を例に示すものである。
ータ抽出回路として、急激なクロック選択動作を避ける
ように構成した場合を例に示すものである。
【００６３】すなわち、このデータ抽出回路は、上記し
た判定回路１０とクロック選択回路２０との間に、デジ
タルフィルタ５０を設けてなる構成とされている。上記
デジタルフィルタ５０は、ラッチ回路５１、加算器５
２、１／２回路５３、および、スイッチ５４を有し、周
波数偏差が大きいなどの場合に、上記判定回路１０での
判定の結果ａｎを、随時、平均化するようにしたもので
あって、これにより、最適クロック信号を選択するため
のクロック選択信号ｂｎがめまぐるしく変化し、最適ク
ロック信号の切り替わりが煩雑になるのを抑えることが
可能となる。
た判定回路１０とクロック選択回路２０との間に、デジ
タルフィルタ５０を設けてなる構成とされている。上記
デジタルフィルタ５０は、ラッチ回路５１、加算器５
２、１／２回路５３、および、スイッチ５４を有し、周
波数偏差が大きいなどの場合に、上記判定回路１０での
判定の結果ａｎを、随時、平均化するようにしたもので
あって、これにより、最適クロック信号を選択するため
のクロック選択信号ｂｎがめまぐるしく変化し、最適ク
ロック信号の切り替わりが煩雑になるのを抑えることが
可能となる。
【００６４】また、このデジタルフィルタ５０は、たと
えば待機時のような、所定時間内に受信データ信号がｍ
回以上変化しない状態を検出する変化判定回路６０の制
御によって、上記ラッチ回路５１の内容がクリアされる
ように構成されている。このような構成により、送信の
再開時における、クロック選択動作のための高速引き込
みが可能となる。
えば待機時のような、所定時間内に受信データ信号がｍ
回以上変化しない状態を検出する変化判定回路６０の制
御によって、上記ラッチ回路５１の内容がクリアされる
ように構成されている。このような構成により、送信の
再開時における、クロック選択動作のための高速引き込
みが可能となる。
【００６５】また、クロック選択回路２０は、図２，図
４に示したように、ナンド回路２１ａ〜２１ｍおよびオ
ア回路２２ａ，２２ｂを用いて形成する場合に限らな
い。図５に示すように、たとえば、クロックドインバー
タ２３ａ〜２３ｈおよびインバータ２４を用いて、クロ
ック選択回路２０’として構成することもできる。
４に示したように、ナンド回路２１ａ〜２１ｍおよびオ
ア回路２２ａ，２２ｂを用いて形成する場合に限らな
い。図５に示すように、たとえば、クロックドインバー
タ２３ａ〜２３ｈおよびインバータ２４を用いて、クロ
ック選択回路２０’として構成することもできる。
【００６６】さらに、多相クロック信号ＣＫ１〜ＣＫｎ
の数に関しても、上述の実施形態に限定されるものでは
なく、また、多相クロック信号の反転信号以外を最適ク
ロック信号とすることも可能である。
の数に関しても、上述の実施形態に限定されるものでは
なく、また、多相クロック信号の反転信号以外を最適ク
ロック信号とすることも可能である。
【００６７】その他、本願発明は、上記（各）実施形態
に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。さら
に、上記（各）実施形態には種々の段階の発明が含まれ
ており、開示される複数の構成要件における適宜な組み
合わせにより種々の発明が抽出され得る。たとえば、
（各）実施形態に示される全構成要件からいくつかの構
成要件が削除されても、発明が解決しようとする課題の
欄で述べた課題（の少なくとも１つ）が解決でき、発明
の効果の欄で述べられている効果（の少なくとも１つ）
が得られる場合には、その構成要件が削除された構成が
発明として抽出され得る。
に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。さら
に、上記（各）実施形態には種々の段階の発明が含まれ
ており、開示される複数の構成要件における適宜な組み
合わせにより種々の発明が抽出され得る。たとえば、
（各）実施形態に示される全構成要件からいくつかの構
成要件が削除されても、発明が解決しようとする課題の
欄で述べた課題（の少なくとも１つ）が解決でき、発明
の効果の欄で述べられている効果（の少なくとも１つ）
が得られる場合には、その構成要件が削除された構成が
発明として抽出され得る。
【００６８】
【発明の効果】以上、詳述したようにこの発明によれ
ば、受信データの再生に最適なサンプリングクロックを
短時間で得ることができ、データ送信の再開時にも瞬時
に受信データの再生を行うことが可能なデータ抽出回路
を提供できる。
ば、受信データの再生に最適なサンプリングクロックを
短時間で得ることができ、データ送信の再開時にも瞬時
に受信データの再生を行うことが可能なデータ抽出回路
を提供できる。
【図１】本発明の一実施形態にかかるデータ抽出回路の
構成例を示すブロック図。
構成例を示すブロック図。
【図２】同じく、図１に示したデータ抽出回路の構成を
より具体化して示す回路図。
より具体化して示す回路図。
【図３】同じく、データ抽出回路でのクロック選択のた
めの動作について説明するために示すタイミングチャー
ト。
めの動作について説明するために示すタイミングチャー
ト。
【図４】本発明の他の実施形態にかかるデータ抽出回路
の一構成例を示す回路図。
の一構成例を示す回路図。
【図５】本発明のデータ抽出回路における、クロック選
択回路の他の構成例を示す回路図。
択回路の他の構成例を示す回路図。
【図６】従来技術とその問題点を説明するために、互い
に異なるクロック信号源を有する通信機器間でのデータ
信号のシリアル伝送を行う場合の例を示す構成図。
に異なるクロック信号源を有する通信機器間でのデータ
信号のシリアル伝送を行う場合の例を示す構成図。
【図７】同じく、従来のデータ抽出回路の構成を示すブ
ロック図。
ロック図。
【図８】同じく、従来のデータ抽出回路における、クロ
ック選択のための動作について説明するために示すタイ
ミングチャート。
ック選択のための動作について説明するために示すタイ
ミングチャート。
【図９】同じく、送信の再開時に、サンプリングクロッ
ク信号に生じる位相シフトについて説明するために示す
タイミングチャート。
ク信号に生じる位相シフトについて説明するために示す
タイミングチャート。
１０…判定回路
１１ａ〜１１ｈ…フリップフロップ回路（Ｆ／Ｆ回路）
１２ａ〜１２ｈ…ノット回路（インバータ）
１３ａ〜１３ｈ…オア回路
２０，２０’…クロック選択回路
２１ａ〜２１ｍ…ナンド回路
２２ａ，２２ｂ…オア回路
２３ａ〜２３ｈ…クロックドインバータ
２４…インバータ
３０…サンプリング回路
４０…遅延回路
４１ａ，４１ｂ，４１ｃ…ナンド回路
４２…オア回路
５０…デジタルフィルタ
５１…ラッチ回路
５２…加算器
５３…１／２回路
５４…スイッチ
６０…変化判定回路
ｔ，ｒ…クロック信号源
Ｔ，Ｒ…通信機器
ＣＫ１〜ＣＫｎ…多相クロック信号
Claims (6)
- 【請求項１】 外部より供給される受信データのエッジ
に対応する、内部で生成された多相クロックの位相情報
より、前記受信データの再生に最適なサンプリングクロ
ックを判定する判定回路と、 この判定回路での判定結果をもとに、前記多相クロック
より、前記受信データの再生に最適なクロックを選択す
る選択回路と、 この選択回路で選択された前記クロックにしたがって、
前記受信データの再生を行う再生回路とを具備したこと
を特徴とするデータ抽出回路。 - 【請求項２】 前記位相情報とは、前記受信データのエ
ッジに対応するタイミングでの、前記多相クロックのレ
ベルの変化であり、前記判定回路は、前記レベルが変化
したクロックを検出するものであることを特徴とする請
求項１に記載のデータ抽出回路。 - 【請求項３】 前記選択回路は、前記レベルが変化した
クロックと１８０度位相のずれたクロックを選択するも
のであることを特徴とする請求項２に記載のデータ抽出
回路。 - 【請求項４】 前記再生回路の前段には、前記選択回路
での前記クロックの選択に要する時間に応じて、前記受
信データを遅延させるための遅延回路がさらに設けられ
てなることを特徴とする請求項１に記載のデータ抽出回
路。 - 【請求項５】 前記遅延回路は、前記選択回路と同じ段
数のロジック回路により構成されてなることを特徴とす
る請求項４に記載のデータ抽出回路。 - 【請求項６】 前記選択回路の前段には、前記判定回路
での判定結果を平均化するためのフィルタ回路がさらに
設けられてなることを特徴とする請求項１に記載のデー
タ抽出回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001331295A JP2003134096A (ja) | 2001-10-29 | 2001-10-29 | データ抽出回路 |
| US10/282,129 US20030081712A1 (en) | 2001-10-29 | 2002-10-29 | Data extraction circuit used for serial transmission of data signals between communication devices having different clock signal sources |
| EP02024432A EP1306999A3 (en) | 2001-10-29 | 2002-10-29 | Data extraction circuit used for serial transmission of data signals between communication devices having different clock signal sources |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001331295A JP2003134096A (ja) | 2001-10-29 | 2001-10-29 | データ抽出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003134096A true JP2003134096A (ja) | 2003-05-09 |
Family
ID=19146898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001331295A Pending JP2003134096A (ja) | 2001-10-29 | 2001-10-29 | データ抽出回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20030081712A1 (ja) |
| EP (1) | EP1306999A3 (ja) |
| JP (1) | JP2003134096A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2010056989A (ja) * | 2008-08-29 | 2010-03-11 | Hitachi Ltd | 信号再生回路向け位相比較回路及び信号再生回路向け位相比較回路を備える光通信装置 |
| US8300755B2 (en) | 2007-06-11 | 2012-10-30 | Panasonic Corporation | Timing recovery circuit, communication node, network system, and electronic device |
Families Citing this family (6)
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|---|---|---|---|---|
| KR100617957B1 (ko) * | 2005-03-29 | 2006-08-30 | 삼성전자주식회사 | 역방향 데이터 샘플링 방법 및 이를 이용한 역방향 데이터샘플링 회로 |
| JP2007155587A (ja) * | 2005-12-07 | 2007-06-21 | Nec Electronics Corp | 通信装置 |
| ATE500652T1 (de) * | 2005-12-12 | 2011-03-15 | Nxp Bv | Stromkreis und verfahren zur erzeugung eines taktsignals |
| US7929644B2 (en) | 2008-02-01 | 2011-04-19 | Panasonic Corporation | Instant-acquisition clock and data recovery systems and methods for serial communications links |
| US9787468B2 (en) * | 2014-04-22 | 2017-10-10 | Capital Microelectronics Co., Ltd. | LVDS data recovery method and circuit |
| CN107526697B (zh) * | 2016-06-21 | 2023-08-22 | 恩智浦美国有限公司 | 用于选择读取时钟信号的存储器控制器 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE110505T1 (de) * | 1989-02-23 | 1994-09-15 | Siemens Ag | Verfahren und anordnung zum anpassen eines taktes an ein plesiochrones datensignal und zu dessen abtakten mit dem angepassten takt. |
| US4975929A (en) * | 1989-09-11 | 1990-12-04 | Raynet Corp. | Clock recovery apparatus |
| US5491729A (en) * | 1992-07-06 | 1996-02-13 | 3Com Corporation | Digital phase-locked data recovery circuit |
| JPH06309809A (ja) * | 1993-04-27 | 1994-11-04 | Pioneer Electron Corp | ディジタル信号再生装置 |
| US5502750A (en) * | 1994-06-15 | 1996-03-26 | Pericom Semiconductor Corp. | Digital jitter attenuator using selection of multi-phase clocks and auto-centering elastic buffer for a token ring network |
| KR100194624B1 (ko) * | 1996-12-02 | 1999-06-15 | 이계철 | 데이타 리타이밍 회로 |
| JP3371831B2 (ja) * | 1998-12-07 | 2003-01-27 | 日本電気株式会社 | ビット同期方法及びその装置 |
| JP3376315B2 (ja) * | 1999-05-18 | 2003-02-10 | 日本電気株式会社 | ビット同期回路 |
| AU2216501A (en) * | 1999-12-28 | 2001-07-09 | Mellanox Technologies Ltd. | Duty cycle adapter |
-
2001
- 2001-10-29 JP JP2001331295A patent/JP2003134096A/ja active Pending
-
2002
- 2002-10-29 US US10/282,129 patent/US20030081712A1/en not_active Abandoned
- 2002-10-29 EP EP02024432A patent/EP1306999A3/en not_active Withdrawn
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|---|---|---|---|---|
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| JP2010028615A (ja) * | 2008-07-23 | 2010-02-04 | Ricoh Co Ltd | クロック・データ・リカバリ回路 |
| JP2010056989A (ja) * | 2008-08-29 | 2010-03-11 | Hitachi Ltd | 信号再生回路向け位相比較回路及び信号再生回路向け位相比較回路を備える光通信装置 |
| US8483579B2 (en) | 2008-08-29 | 2013-07-09 | Hitachi, Ltd. | Phase detector circuit for clock and data recovery circuit and optical communication device having the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030081712A1 (en) | 2003-05-01 |
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| EP1306999A2 (en) | 2003-05-02 |
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