JP3097741B2 - クロック信号発生回路、及び、通信システム - Google Patents
クロック信号発生回路、及び、通信システムInfo
- Publication number
- JP3097741B2 JP3097741B2 JP09248693A JP24869397A JP3097741B2 JP 3097741 B2 JP3097741 B2 JP 3097741B2 JP 09248693 A JP09248693 A JP 09248693A JP 24869397 A JP24869397 A JP 24869397A JP 3097741 B2 JP3097741 B2 JP 3097741B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clock signal
- internal clock
- phase
- receiving
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、クロック信号生成
回路、及び、当該クロック信号生成回路を含む通信シス
テムに関する。
回路、及び、当該クロック信号生成回路を含む通信シス
テムに関する。
【０００２】
【従来の技術】一般に、この種の通信システムは、送信
側及び受信側とを備え、送信側と受信側とを同期的に動
作させることより、ディジタル信号を送信側から受信側
へ転送するのに使用される。以下では、これら送信側及
び受信側は、それぞれ互いに異なる半導体チップ上に構
成されているものとして説明するが、本発明は、何等、
これに限定されるものではない。
側及び受信側とを備え、送信側と受信側とを同期的に動
作させることより、ディジタル信号を送信側から受信側
へ転送するのに使用される。以下では、これら送信側及
び受信側は、それぞれ互いに異なる半導体チップ上に構
成されているものとして説明するが、本発明は、何等、
これに限定されるものではない。
【０００３】このような通信システムにおいて、送信側
から送信されたディジタル信号を受信側で再生するため
には、送信側におけるクロック信号を受信側で抽出し
て、送信側と受信側とを同期的に動作させる必要があ
る。このため、送信側及び受信側には、クロック信号を
送信及び受信するためのインタフェースが設けられてい
るのが普通である。
から送信されたディジタル信号を受信側で再生するため
には、送信側におけるクロック信号を受信側で抽出し
て、送信側と受信側とを同期的に動作させる必要があ
る。このため、送信側及び受信側には、クロック信号を
送信及び受信するためのインタフェースが設けられてい
るのが普通である。
【０００４】また、クロック信号を送信側から受信側へ
転送するインタフェースとして、１０〜２０ＭＨｚ程度
の低速クロック信号を転送すべきディジタル信号とは別
に、送信側及び受信側の双方に送出するものがある。こ
の構成においては、送信側及び受信側は、それぞれ低速
クロックをＰＬＬ等を用いて逓倍することにより、互い
に周波数の一致した送信クロック信号及び受信クロック
信号を得ることができる。しかしながら、このインタフ
ェースは、１０〜２０ＭＨｚ程度の低速クロックに限ら
れ、最近要望の高い２００〜３００ＭＨｚの高速クロッ
ク信号に適用した場合には、波形の劣化及び反射の問題
が生じてしまうため、上記した高速クロック信号には、
適用できない状況にある。
転送するインタフェースとして、１０〜２０ＭＨｚ程度
の低速クロック信号を転送すべきディジタル信号とは別
に、送信側及び受信側の双方に送出するものがある。こ
の構成においては、送信側及び受信側は、それぞれ低速
クロックをＰＬＬ等を用いて逓倍することにより、互い
に周波数の一致した送信クロック信号及び受信クロック
信号を得ることができる。しかしながら、このインタフ
ェースは、１０〜２０ＭＨｚ程度の低速クロックに限ら
れ、最近要望の高い２００〜３００ＭＨｚの高速クロッ
ク信号に適用した場合には、波形の劣化及び反射の問題
が生じてしまうため、上記した高速クロック信号には、
適用できない状況にある。
【０００５】他方、送信側及び受信側とを高速クロック
信号によって動作させるインタフェースとして、送信側
のクロック信号に同期して、送信側からの送信ディジタ
ル信号を受信側に送出するものがある。このインターフ
ェースは、高速クロック信号を送信側から受信側に転送
できる。
信号によって動作させるインタフェースとして、送信側
のクロック信号に同期して、送信側からの送信ディジタ
ル信号を受信側に送出するものがある。このインターフ
ェースは、高速クロック信号を送信側から受信側に転送
できる。
【０００６】
【発明が解決しようとする課題】しかしながら、高速ク
ロック信号に同期して、送信ディジタル信号を送信する
インターフェースでは、受信側に、受信されたディジタ
ル信号からクロック信号を抽出するためのクロックリカ
バリ回路が必要である。また、送信ディジタル信号中
に、０或いは１の連続が有った場合、受信側におけるク
ロック信号が不安定になってしまう。換言すれば、ディ
ジタル信号を送信クロック信号に同期して送信するこの
インターフェースは、ディジタルによって受信クロック
信号の安定性が変動するデータ依存性を有していると言
う欠点がある。
ロック信号に同期して、送信ディジタル信号を送信する
インターフェースでは、受信側に、受信されたディジタ
ル信号からクロック信号を抽出するためのクロックリカ
バリ回路が必要である。また、送信ディジタル信号中
に、０或いは１の連続が有った場合、受信側におけるク
ロック信号が不安定になってしまう。換言すれば、ディ
ジタル信号を送信クロック信号に同期して送信するこの
インターフェースは、ディジタルによって受信クロック
信号の安定性が変動するデータ依存性を有していると言
う欠点がある。
【０００７】また、この種のインターフェースとして、
特開平７−２０２８７４号公報（以下、引用例と呼ぶ）
には、受信側にクロック信号抽出回路を設けた構成が開
示されている。このクロック信号抽出回路は、周波数補
正用の主ループ及び位相補正用のもう一つのループとを
備え、これら２つのフィードバックループにより、ロー
カル発振器を電圧制御して、受信ディジタル信号にロッ
クした受信クロック信号を抽出できる。
特開平７−２０２８７４号公報（以下、引用例と呼ぶ）
には、受信側にクロック信号抽出回路を設けた構成が開
示されている。このクロック信号抽出回路は、周波数補
正用の主ループ及び位相補正用のもう一つのループとを
備え、これら２つのフィードバックループにより、ロー
カル発振器を電圧制御して、受信ディジタル信号にロッ
クした受信クロック信号を抽出できる。
【０００８】しかしながら、引用例に示されたインタフ
ェースにおいても、送信されるディジタル信号、即ち、
データ信号に依存して、受信クロック信号の安定性が変
動すること、並びに、受信クロック信号のデータ依存性
を改善することについて、何等、指摘していない。
ェースにおいても、送信されるディジタル信号、即ち、
データ信号に依存して、受信クロック信号の安定性が変
動すること、並びに、受信クロック信号のデータ依存性
を改善することについて、何等、指摘していない。
【０００９】本発明の目的は、受信クロック信号がデー
タ信号によって影響を受けることがなく、且つ、高速ク
ロック信号を送信側及び受信側に与えることができるイ
ンターフェースを提供することである。
タ信号によって影響を受けることがなく、且つ、高速ク
ロック信号を送信側及び受信側に与えることができるイ
ンターフェースを提供することである。
【００１０】本発明の他の目的は、上記動作を行うこと
ができるインターフェースを送信側及び受信側に備えた
通信システムを提供することである。
ができるインターフェースを送信側及び受信側に備えた
通信システムを提供することである。
【００１１】本発明の更に他の目的は、高速クロック信
号に対応でき、したがって、反射及び波形の劣化等の無
い通信システムを提供することである。
号に対応でき、したがって、反射及び波形の劣化等の無
い通信システムを提供することである。
【００１２】本発明の他の目的は、クロック信号の周波
数だけでなく、位相をも個別に調整できるクロック信号
発生回路を提供することである。
数だけでなく、位相をも個別に調整できるクロック信号
発生回路を提供することである。
【００１３】
【課題を解決するための手段】本発明の一実施の形態に
よれば、入力データ信号と基準クロック信号とを受け、
内部クロック信号を発生して前記入力データ信号を受信
する受信装置において、前記入力データ信号が与えられ
る位相調整部と、前記基準クロック信号を受けて動作す
る周波数比較部とを有すると共に、前記位相調整部と前
記周波数比較部に接続され、第１の内部クロック信号に
対して、時間遅延の少ない第２の内部クロック信号を生
成する可変遅延回路と、第２の内部クロック信号を受
け、予め定められた時間だけ遅延させることにより、前
記第１の内部クロック信号を発生する手段とを有し、第
１及び第２の内部クロック信号を前記内部クロック信号
として発生するリングオッシレータを備え、前記位相調
整部は、前記入力データ信号、及び、前記第１及び第２
の内部クロック信号を受け、前記第１及び第２の内部ク
ロック信号の幅を調整するために、前記第１及び第２の
内部クロック信号の位相を進めるための第１の位相調整
信号、及び、前記第１及び第２の内部クロック信号の位
相を遅らせるための第２の位相調整信号を出力する回路
を有し、前記回路は、前記第１及び第２の内部クロック
信号の位相を進める際、第１の位相調整信号を前記リン
グオッシレータに送出して、前記第１及び第２の内部ク
ロック信号の幅を相対的に狭くする一方、前記第１及び
第２の内部クロック信号の位相を遅らせる際、第２の位
相調整信号を前記リングオッシレータに送出して、前記
第１及び第２の内部クロック信号の幅を相対的に広くす
る回路によって構成され、前記周波数比較部は、前記基
準クロック信号と前記第１の内部クロック信号とを比較
して、比較結果に応じて、前記内部クロック信号の周波
数における増減を指示する周波数誤差信号を発生する回
路構成を備え、これによって、前記内部クロック信号の
位相を各パルス毎に調整できることを特徴とする受信装
置が得られる。
よれば、入力データ信号と基準クロック信号とを受け、
内部クロック信号を発生して前記入力データ信号を受信
する受信装置において、前記入力データ信号が与えられ
る位相調整部と、前記基準クロック信号を受けて動作す
る周波数比較部とを有すると共に、前記位相調整部と前
記周波数比較部に接続され、第１の内部クロック信号に
対して、時間遅延の少ない第２の内部クロック信号を生
成する可変遅延回路と、第２の内部クロック信号を受
け、予め定められた時間だけ遅延させることにより、前
記第１の内部クロック信号を発生する手段とを有し、第
１及び第２の内部クロック信号を前記内部クロック信号
として発生するリングオッシレータを備え、前記位相調
整部は、前記入力データ信号、及び、前記第１及び第２
の内部クロック信号を受け、前記第１及び第２の内部ク
ロック信号の幅を調整するために、前記第１及び第２の
内部クロック信号の位相を進めるための第１の位相調整
信号、及び、前記第１及び第２の内部クロック信号の位
相を遅らせるための第２の位相調整信号を出力する回路
を有し、前記回路は、前記第１及び第２の内部クロック
信号の位相を進める際、第１の位相調整信号を前記リン
グオッシレータに送出して、前記第１及び第２の内部ク
ロック信号の幅を相対的に狭くする一方、前記第１及び
第２の内部クロック信号の位相を遅らせる際、第２の位
相調整信号を前記リングオッシレータに送出して、前記
第１及び第２の内部クロック信号の幅を相対的に広くす
る回路によって構成され、前記周波数比較部は、前記基
準クロック信号と前記第１の内部クロック信号とを比較
して、比較結果に応じて、前記内部クロック信号の周波
数における増減を指示する周波数誤差信号を発生する回
路構成を備え、これによって、前記内部クロック信号の
位相を各パルス毎に調整できることを特徴とする受信装
置が得られる。
【００１４】本発明の別の実施の形態によれば、ディジ
タル信号を送信する送信部と、当該ディジタル信号を受
信する受信部とを備えた通信システムにおいて、前記送
信部及び前記受信部には、同一の基準クロック信号が与
えられており、前記送信部は、前記基準クロック信号を
受けて、逓倍された送信側内部クロックを発生する手段
と、前記送信側内部クロックに同期して、前記ディジタ
ル信号を前記基準クロック信号と共に送信する送信装置
を有し、他方、前記受信部は、前記ディジタル信号を入
力データ信号として受ける位相調整部と、前記基準クロ
ック信号を受けて動作する周波数比較部とを有すると共
に、第１の内部クロック信号に対して時間遅延の少ない
第２の内部クロック信号を生成する可変遅延回路と、第
２の内部クロック信号を受け、予め定められた時間だけ
遅延させ、前記第１の内部クロック信号を生成する手段
とを有するリングオッシレータとを備え、前記位相調整
部は、前記入力データ信号、及び、前記第１及び第２の
内部クロック信号を受け、前記第１及び第２の内部クロ
ック信号の幅を調整するために、前記内部クロック信号
の位相を進めるための第１の位相調整信号、及び、前記
内部クロック信号の位相を遅らせるための第２の位相調
整信号を出力する回路を有し、前記回路は、前記第１及
び第２の内部クロック信号の位相を進める際、第１の位
相調整信号を前記リングオッシレータに送出して、前記
第１及び第２の内部クロック信号の幅を相対的に狭くす
る一方、前記第１及び第２の内部クロック信号の位相を
遅らせる際、第２の位相調整信号を前記リングオッシレ
ータに送出して、前記第１及び第２の内部クロック信号
の幅を相対的に広くする回路によって構成され、前記周
波数比較部は、前記基準クロック信号と前記第１の内部
クロック信号とを比較して、比較結果に応じて、前記内
部クロック信号の周波数における増減を指示する周波数
誤差信号を発生する回路構成を備え、これによって、前
記第１の内部クロック信号の位相を各パルス毎に調整で
きることを特徴とする通信システムが得られる。
タル信号を送信する送信部と、当該ディジタル信号を受
信する受信部とを備えた通信システムにおいて、前記送
信部及び前記受信部には、同一の基準クロック信号が与
えられており、前記送信部は、前記基準クロック信号を
受けて、逓倍された送信側内部クロックを発生する手段
と、前記送信側内部クロックに同期して、前記ディジタ
ル信号を前記基準クロック信号と共に送信する送信装置
を有し、他方、前記受信部は、前記ディジタル信号を入
力データ信号として受ける位相調整部と、前記基準クロ
ック信号を受けて動作する周波数比較部とを有すると共
に、第１の内部クロック信号に対して時間遅延の少ない
第２の内部クロック信号を生成する可変遅延回路と、第
２の内部クロック信号を受け、予め定められた時間だけ
遅延させ、前記第１の内部クロック信号を生成する手段
とを有するリングオッシレータとを備え、前記位相調整
部は、前記入力データ信号、及び、前記第１及び第２の
内部クロック信号を受け、前記第１及び第２の内部クロ
ック信号の幅を調整するために、前記内部クロック信号
の位相を進めるための第１の位相調整信号、及び、前記
内部クロック信号の位相を遅らせるための第２の位相調
整信号を出力する回路を有し、前記回路は、前記第１及
び第２の内部クロック信号の位相を進める際、第１の位
相調整信号を前記リングオッシレータに送出して、前記
第１及び第２の内部クロック信号の幅を相対的に狭くす
る一方、前記第１及び第２の内部クロック信号の位相を
遅らせる際、第２の位相調整信号を前記リングオッシレ
ータに送出して、前記第１及び第２の内部クロック信号
の幅を相対的に広くする回路によって構成され、前記周
波数比較部は、前記基準クロック信号と前記第１の内部
クロック信号とを比較して、比較結果に応じて、前記内
部クロック信号の周波数における増減を指示する周波数
誤差信号を発生する回路構成を備え、これによって、前
記第１の内部クロック信号の位相を各パルス毎に調整で
きることを特徴とする通信システムが得られる。
【００１５】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態について説明する。
実施の形態について説明する。
【００１６】図１を参照すると、本発明の一実施の形態
に係る通信システムは、送信側装置１１及び受信側装置
１２とを備え、図示された送信側装置１１及び受信側装
置１２は、それぞれ半導体チップ内に、ＬＳＩ回路の形
で形成されている。図示された例では、送信側及び受信
側装置１１及び１２には、２５〜５０ＭＨｚ程度の基準
クロック信号ＲＣＬＫが図示されない基準クロック発生
器から与えられている。尚、基準クロック信号ＲＣＬＫ
は２００〜３００ＭＨｚの高速クロック信号であっても
良い。
に係る通信システムは、送信側装置１１及び受信側装置
１２とを備え、図示された送信側装置１１及び受信側装
置１２は、それぞれ半導体チップ内に、ＬＳＩ回路の形
で形成されている。図示された例では、送信側及び受信
側装置１１及び１２には、２５〜５０ＭＨｚ程度の基準
クロック信号ＲＣＬＫが図示されない基準クロック発生
器から与えられている。尚、基準クロック信号ＲＣＬＫ
は２００〜３００ＭＨｚの高速クロック信号であっても
良い。
【００１７】図１において、送信側装置１１は、基準ク
ロック信号ＲＣＬＫを受けて、周波数変換して、逓倍さ
れたクロック信号（ＣＬＫ）を送信側内部クロック信号
として送出するディジタルＰＬＬ（ＤＰＬＬ）１１１
と、逓倍クロック信号（ＣＬＫ）を受ける送信部１１２
とを備えている。ここで、送信部１１２は、単一のディ
レイフリップフロップ（ＤＦ）によって特徴づけられて
おり、当該ＤＦからは、逓倍クロック信号（ＣＬＫ）に
同期して、図示されない部分からのデータ信号（ディジ
タル信号）が、受信側装置１２に送出される。これらＤ
ＰＬＬ１１１及び送信部１１２は出力側のインタフェー
スを構成している。
ロック信号ＲＣＬＫを受けて、周波数変換して、逓倍さ
れたクロック信号（ＣＬＫ）を送信側内部クロック信号
として送出するディジタルＰＬＬ（ＤＰＬＬ）１１１
と、逓倍クロック信号（ＣＬＫ）を受ける送信部１１２
とを備えている。ここで、送信部１１２は、単一のディ
レイフリップフロップ（ＤＦ）によって特徴づけられて
おり、当該ＤＦからは、逓倍クロック信号（ＣＬＫ）に
同期して、図示されない部分からのデータ信号（ディジ
タル信号）が、受信側装置１２に送出される。これらＤ
ＰＬＬ１１１及び送信部１１２は出力側のインタフェー
スを構成している。
【００１８】一方、受信側装置１２は、受信部１２１及
びＤＦ／Ｆ１２２によって特徴づけられた受信側インタ
フェースを備え、図示された受信部１２１は、周波数比
較部２１、ビット位相比較部２２、及び、リングオッシ
レータ部２３によって構成されている。周波数比較部２
１は、リングオッシレータ２３によって、後述するよう
に、発生される受信側内部クロック信号ＣＬＫａ（以
下、第１の内部クロック信号と呼ぶ）と、送信側装置１
１にも与えられている基準クロック信号ＲＣＬＫとを比
較して、両者の周波数差に応じて、周波数アップ信号Ｆ
ＵＰ及び周波数ダウン信号ＦＤＮをリングオッシレータ
２３に送出する。これら周波数アップ信号ＦＵＰ及び周
波数ダウン信号ＦＤＮは、周波数差をあらわすディジタ
ル信号であり、それぞれ受信側内部クロック信号の周波
数を上昇及び低下させる。このような周波数比較部２１
自体は公知であるので、ここでは、詳述しない。
びＤＦ／Ｆ１２２によって特徴づけられた受信側インタ
フェースを備え、図示された受信部１２１は、周波数比
較部２１、ビット位相比較部２２、及び、リングオッシ
レータ部２３によって構成されている。周波数比較部２
１は、リングオッシレータ２３によって、後述するよう
に、発生される受信側内部クロック信号ＣＬＫａ（以
下、第１の内部クロック信号と呼ぶ）と、送信側装置１
１にも与えられている基準クロック信号ＲＣＬＫとを比
較して、両者の周波数差に応じて、周波数アップ信号Ｆ
ＵＰ及び周波数ダウン信号ＦＤＮをリングオッシレータ
２３に送出する。これら周波数アップ信号ＦＵＰ及び周
波数ダウン信号ＦＤＮは、周波数差をあらわすディジタ
ル信号であり、それぞれ受信側内部クロック信号の周波
数を上昇及び低下させる。このような周波数比較部２１
自体は公知であるので、ここでは、詳述しない。
【００１９】次に、図２を参照すると、図１に示された
リングオッシレータ２３が、より具体的に示されてい
る。図示されたリングオッシレータ２３には、周波数比
較部２１から、周波数アップ信号ＦＵＰ及び周波数ダウ
ン信号ＦＤＮが与えられると共に、ビット調整部２２か
ら、位相を進めるための第１の位相調整信号（ＵＰ）、
及び、位相を遅らせるための第２の位相調整信号（Ｄ
Ｎ）が与えられている。これら第１及び第２の位相調整
信号（ＵＰ）及び（ＤＮ）は、後述するように、ビット
調整部２２によって生成される。
リングオッシレータ２３が、より具体的に示されてい
る。図示されたリングオッシレータ２３には、周波数比
較部２１から、周波数アップ信号ＦＵＰ及び周波数ダウ
ン信号ＦＤＮが与えられると共に、ビット調整部２２か
ら、位相を進めるための第１の位相調整信号（ＵＰ）、
及び、位相を遅らせるための第２の位相調整信号（Ｄ
Ｎ）が与えられている。これら第１及び第２の位相調整
信号（ＵＰ）及び（ＤＮ）は、後述するように、ビット
調整部２２によって生成される。
【００２０】図示されたリングオッシレータ２３は、第
１の内部クロック信号ＣＬＫａ、当該第１の内部クロッ
ク信号ＣＬＫａと第１の位相調整信号（ＵＰ）とのアン
ドを取るアンドゲートと、このアンドゲート出力信号と
第２の位相調整信号（ＤＮ）とのオアを取るオアゲート
とを備え、このオアゲートの出力信号は可変遅延回路３
５に供給される。また、この可変遅延回路３５には、周
波数調整部２１から周波数アップ信号ＦＵＰ及び周波数
ダウン信号ＦＤＮが与えられており、ここでは、周波数
調整の結果、可変遅延回路３５からは、予め定められた
周波数を有する第２の内部クロック信号ＣＬＫｂが出力
されている。可変遅延回路３５から出力される第２の内
部クロック信号ＣＬＫｂは固定遅延部及びインバータに
より、遅延及び反転され、第１の内部クロック信号ＣＬ
Ｋａとして、ビット位相調整部２２、アンドゲート、及
び周波数比較部２１に送出されている。したがって、第
２の内部クロック信号ＣＬＫｂは、第１の内部クロック
信号ＣＬＫａに比較して、遅延の少ないクロック信号で
あることが分かる。
１の内部クロック信号ＣＬＫａ、当該第１の内部クロッ
ク信号ＣＬＫａと第１の位相調整信号（ＵＰ）とのアン
ドを取るアンドゲートと、このアンドゲート出力信号と
第２の位相調整信号（ＤＮ）とのオアを取るオアゲート
とを備え、このオアゲートの出力信号は可変遅延回路３
５に供給される。また、この可変遅延回路３５には、周
波数調整部２１から周波数アップ信号ＦＵＰ及び周波数
ダウン信号ＦＤＮが与えられており、ここでは、周波数
調整の結果、可変遅延回路３５からは、予め定められた
周波数を有する第２の内部クロック信号ＣＬＫｂが出力
されている。可変遅延回路３５から出力される第２の内
部クロック信号ＣＬＫｂは固定遅延部及びインバータに
より、遅延及び反転され、第１の内部クロック信号ＣＬ
Ｋａとして、ビット位相調整部２２、アンドゲート、及
び周波数比較部２１に送出されている。したがって、第
２の内部クロック信号ＣＬＫｂは、第１の内部クロック
信号ＣＬＫａに比較して、遅延の少ないクロック信号で
あることが分かる。
【００２１】ここで、図３をも参照して、図２に示され
たリングオッシレータ２３の動作を説明すると、第１及
び第２の位相調整信号（ＵＰ）及び（ＤＮ）が無い場
合、図３の最上段に示されているように、一定周期で、
一定幅の第２の内部クロック信号ＣＬＫａが可変遅延回
路３５、固定遅延部、及び、インバータを介して出力さ
れている。この時、第１の位相調整信号（ＵＰ）が、図
３の第２番目の列に示されているように、第２の内部ク
ロック信号ＣＬＫｂに対して出力されると、対応する第
２の内部クロック信号ＣＬＫｂの幅は、図３の第３番目
の列に示されているように、第１の位相調整信号（Ｕ
Ｐ）と重なる部分だけ狭くなる。この結果として、第１
の位相調整信号（ＵＰ）を受けた時の第２及び第１の内
部クロック信号ＣＬＫｂ及びＣＬＫａの位相は進められ
ることになる。
たリングオッシレータ２３の動作を説明すると、第１及
び第２の位相調整信号（ＵＰ）及び（ＤＮ）が無い場
合、図３の最上段に示されているように、一定周期で、
一定幅の第２の内部クロック信号ＣＬＫａが可変遅延回
路３５、固定遅延部、及び、インバータを介して出力さ
れている。この時、第１の位相調整信号（ＵＰ）が、図
３の第２番目の列に示されているように、第２の内部ク
ロック信号ＣＬＫｂに対して出力されると、対応する第
２の内部クロック信号ＣＬＫｂの幅は、図３の第３番目
の列に示されているように、第１の位相調整信号（Ｕ
Ｐ）と重なる部分だけ狭くなる。この結果として、第１
の位相調整信号（ＵＰ）を受けた時の第２及び第１の内
部クロック信号ＣＬＫｂ及びＣＬＫａの位相は進められ
ることになる。
【００２２】他方、第２の位相調整信号（ＤＮ）が図３
の第４番目の列に示されているように、第２の内部クロ
ック信号ＣＬＫｂに対して出力されると、対応する第２
の内部クロック信号ＣＬＫｂの幅は、図３の第５番目の
列に示されているように、第２の位相調整信号（ＤＮ）
と重なる部分だけ広げられ、これによって、位相を遅延
させることができる。
の第４番目の列に示されているように、第２の内部クロ
ック信号ＣＬＫｂに対して出力されると、対応する第２
の内部クロック信号ＣＬＫｂの幅は、図３の第５番目の
列に示されているように、第２の位相調整信号（ＤＮ）
と重なる部分だけ広げられ、これによって、位相を遅延
させることができる。
【００２３】図４を参照して、図１及び図２に示された
ビット位相調整部２２の具体例を説明する。図４に示す
ように、ビット位相調整部２２には、入力データＩＮ及
び第１の内部クロック信号ＣＬＫａが与えられている。
この場合、第１の内部クロック信号ＣＬＫａは、外部か
ら与えられる基準クロック信号ＲＣＬＫに対して周波数
調整されており、したがって、予め定められた周波数
（例えば、２００ＭＨｚ）を有している。
ビット位相調整部２２の具体例を説明する。図４に示す
ように、ビット位相調整部２２には、入力データＩＮ及
び第１の内部クロック信号ＣＬＫａが与えられている。
この場合、第１の内部クロック信号ＣＬＫａは、外部か
ら与えられる基準クロック信号ＲＣＬＫに対して周波数
調整されており、したがって、予め定められた周波数
（例えば、２００ＭＨｚ）を有している。
【００２４】更に、ビット位相調整部２２は、第１の内
部クロック信号ＣＬＫａと入力データＩＮとが入力され
るフリップフロップ（以下、単に、Ｆ／Ｆと略称する）
４１及び４２を有しており、このうち、Ｆ／Ｆ４１は、
図５に示されているように、入力データＩＮと第１の内
部クロック信号ＣＬＫａとの比較状態をあらわす比較状
態信号を出力している。他方、Ｆ／Ｆ４２、４３、並び
に、アンドゲート４４により、入力データの立上がり検
出信号を第１の内部クロック信号ＣＬＫａに同期して論
理”１”にし、この論理”１”の状態は図５に示すよう
に、次の内部クロック信号ＣＬＫａの受信まで継続され
る。立上がり検出信号、及び、比較状態信号とは、ナン
ドゲート４５及びアンドゲート４６に与えられ、これら
の出力信号は、出力側に設けられたナンドゲート４７及
びアンドゲート４８に与えられている。ここで、ナンド
ゲート４７及びアンドゲート４８は、第１及び第２の内
部クロック信号ＣＬＫａ及びＣＬＫｂを受けて動作する
アンドゲート４９に接続されている。
部クロック信号ＣＬＫａと入力データＩＮとが入力され
るフリップフロップ（以下、単に、Ｆ／Ｆと略称する）
４１及び４２を有しており、このうち、Ｆ／Ｆ４１は、
図５に示されているように、入力データＩＮと第１の内
部クロック信号ＣＬＫａとの比較状態をあらわす比較状
態信号を出力している。他方、Ｆ／Ｆ４２、４３、並び
に、アンドゲート４４により、入力データの立上がり検
出信号を第１の内部クロック信号ＣＬＫａに同期して論
理”１”にし、この論理”１”の状態は図５に示すよう
に、次の内部クロック信号ＣＬＫａの受信まで継続され
る。立上がり検出信号、及び、比較状態信号とは、ナン
ドゲート４５及びアンドゲート４６に与えられ、これら
の出力信号は、出力側に設けられたナンドゲート４７及
びアンドゲート４８に与えられている。ここで、ナンド
ゲート４７及びアンドゲート４８は、第１及び第２の内
部クロック信号ＣＬＫａ及びＣＬＫｂを受けて動作する
アンドゲート４９に接続されている。
【００２５】ここで、アンドゲート４９には、第１の内
部クロック信号ＣＬＫａが固定遅延回路及びインバータ
を介して与えられており、且つ、第２の内部クロック信
号ＣＬＫｂが直接与えられている。
部クロック信号ＣＬＫａが固定遅延回路及びインバータ
を介して与えられており、且つ、第２の内部クロック信
号ＣＬＫｂが直接与えられている。
【００２６】図６をも併せ参照すると、第１の内部クロ
ック信号ＣＬＫａは遅延され、且つ、反転される結果、
アンドゲート４９からは、第１及び第２の内部クロック
信号ＣＬＫａ及びＣＬＫｂとの時間差即ち位相差に応じ
た調整パルスが、図６に示すように、ナンドゲート４７
及びアンドゲート４８に与えられる。
ック信号ＣＬＫａは遅延され、且つ、反転される結果、
アンドゲート４９からは、第１及び第２の内部クロック
信号ＣＬＫａ及びＣＬＫｂとの時間差即ち位相差に応じ
た調整パルスが、図６に示すように、ナンドゲート４７
及びアンドゲート４８に与えられる。
【００２７】図４及び図５に戻ると、ナンドゲート４５
の出力は、比較状態信号及び立ち上がり検出信号の少な
くとも一方が論理”１”を取る限り、論理”１”の状態
を取っているから、アンドゲート４９から調整用パルス
が与えられると、図５に示すように、ナンドゲート４７
からは、論理”０”の第１の位相調整信号（ＵＰ）が出
力される。
の出力は、比較状態信号及び立ち上がり検出信号の少な
くとも一方が論理”１”を取る限り、論理”１”の状態
を取っているから、アンドゲート４９から調整用パルス
が与えられると、図５に示すように、ナンドゲート４７
からは、論理”０”の第１の位相調整信号（ＵＰ）が出
力される。
【００２８】一方、アンドゲート４６の出力は、比較状
態信号が論理”０”で、且つ、立上がり検出信号が論
理”１”の時、論理”１”を出力する。この状態で、調
整用パルスがアンドゲート４８に与えられると、論理”
１”の第２の位相調整信号（ＤＮ）が、図５に示すよう
に、アンドゲート４８から出力される。
態信号が論理”０”で、且つ、立上がり検出信号が論
理”１”の時、論理”１”を出力する。この状態で、調
整用パルスがアンドゲート４８に与えられると、論理”
１”の第２の位相調整信号（ＤＮ）が、図５に示すよう
に、アンドゲート４８から出力される。
【００２９】尚、図２に示された固定遅延回路では、内
部クロック信号の周波数が２００ＭＨｚの場合、第２の
内部クロック信号ＣＬＫｂに対して８０ピコ秒程度の遅
延を与えれば良い。
部クロック信号の周波数が２００ＭＨｚの場合、第２の
内部クロック信号ＣＬＫｂに対して８０ピコ秒程度の遅
延を与えれば良い。
【００３０】図２に示されるように、第１及び第２の位
相調整信号ＵＰ及びＤＮは、リングオッシレータ２３の
アンドゲート及びオアゲートに与えられる。図２の構成
では第１の位相調整信号ＵＰが論理”０”を取っている
時間だけ、可変遅延回路３５に与えられる信号の時間は
短縮され、他方、第２の位相調整信号ＤＮが論理”１”
を取っている時間だけ、可変遅延回路に与えられる信号
の時間は長くなる。これによって、位相の調整を各パル
ス単位で正確に行うことができる。
相調整信号ＵＰ及びＤＮは、リングオッシレータ２３の
アンドゲート及びオアゲートに与えられる。図２の構成
では第１の位相調整信号ＵＰが論理”０”を取っている
時間だけ、可変遅延回路３５に与えられる信号の時間は
短縮され、他方、第２の位相調整信号ＤＮが論理”１”
を取っている時間だけ、可変遅延回路に与えられる信号
の時間は長くなる。これによって、位相の調整を各パル
ス単位で正確に行うことができる。
【００３１】
【発明の効果】以上述べたように、本発明では、周波数
調整及び位相調整を個々に行うことにより、送信側及び
受信側のインタフェースを高速クロック信号で動作させ
ても、クロック信号波形の劣化及び反射等による影響を
受けることがなく、且つ、高速クロック信号に同期して
データ信号を送信する場合のように、受信側における内
部クロック信号がデータに依存して、不安定になるのを
防止できる通信システムを構成できる。また、本発明に
おいては、内部クロック信号の幅を変化させることによ
り、位相調整を行うことができるため、位相を調整を正
確に調整できると言う利点もある。
調整及び位相調整を個々に行うことにより、送信側及び
受信側のインタフェースを高速クロック信号で動作させ
ても、クロック信号波形の劣化及び反射等による影響を
受けることがなく、且つ、高速クロック信号に同期して
データ信号を送信する場合のように、受信側における内
部クロック信号がデータに依存して、不安定になるのを
防止できる通信システムを構成できる。また、本発明に
おいては、内部クロック信号の幅を変化させることによ
り、位相調整を行うことができるため、位相を調整を正
確に調整できると言う利点もある。
【図１】本発明の一実施の形態に係る通信システムの全
体構成を説明するためのブロック図である。
体構成を説明するためのブロック図である。
【図２】図１に示される受信側のインタフェースをより
詳細に説明するためのブロック図である。
詳細に説明するためのブロック図である。
【図３】図２に示されたリングオッシレータに加えられ
る位相調整信号を説明するための波形図である。
る位相調整信号を説明するための波形図である。
【図４】図３に示された位相調整信号を生成するための
ビット位相調整回路を説明するための回路図である。
ビット位相調整回路を説明するための回路図である。
【図５】図４に示されたビット位相調整回路の動作を説
明するための波形図である。
明するための波形図である。
【図６】図４の回路の一部における動作を説明するため
の波形図である。
の波形図である。
ＲＣＬＫ 基準クロック信号 １１ 送信側装置 １２ 受信側装置 １１１ ディジタルＰＬＬ １１２ 送信部 ＤＦ ディレイＦ／Ｆ １２１ 受信部 １２２ ディレイＦ／Ｆ ２１ 周波数比較部 ２２ 位相調整部 ２３ リングオッシレータ ＣＬＫａ、ＣＬＫｂ 第１及び第２の内部クロッ
ク信号 ＵＰ、ＤＮ 第１及び第２の位相調整信
号 ３５ 可変遅延回路
ク信号 ＵＰ、ＤＮ 第１及び第２の位相調整信
号 ３５ 可変遅延回路
フロントページの続き (56)参考文献 特開 平４−215338（ＪＰ，Ａ) 特開 昭64−39144（ＪＰ，Ａ) 特開 平６−104740（ＪＰ，Ａ) 特開 昭64−77329（ＪＰ，Ａ) 特開 昭62−35731（ＪＰ，Ａ) 特開 平３−45039（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/00 H03L 7/00
Claims (4)
- 【請求項１】 入力データ信号と基準クロック信号とを
受け、内部クロック信号を発生して前記入力データ信号
を受信する受信装置において、前記入力データ信号が与
えられる位相調整部と、前記基準クロック信号を受けて
動作する周波数比較部とを有すると共に、前記位相調整
部と前記周波数比較部に接続され、第１の内部クロック
信号に対して、時間遅延の少ない第２の内部クロック信
号を生成する可変遅延回路と、第２の内部クロック信号
を受け、予め定められた時間だけ遅延させることによ
り、前記第１の内部クロック信号を発生する手段とを有
し、第１及び第２の内部クロック信号を前記内部クロッ
ク信号として発生するリングオッシレータを備え、 前記位相調整部は、前記入力データ信号、及び、前記第
１及び第２の内部クロック信号を受け、前記第１及び第
２の内部クロック信号の幅を調整するために、前記第１
及び第２の内部クロック信号の位相を進めるための第１
の位相調整信号、及び、前記第１及び第２の内部クロッ
ク信号の位相を遅らせるための第２の位相調整信号を出
力する回路を有し、前記回路は、前記第１及び第２の内
部クロック信号の位相を進める際、第１の位相調整信号
を前記リングオッシレータに送出して、前記第１及び第
２の内部クロック信号の幅を相対的に狭くする一方、前
記第１及び第２の内部クロック信号の位相を遅らせる
際、第２の位相調整信号を前記リングオッシレータに送
出して、前記第１及び第２の内部クロック信号の幅を相
対的に広くする回路によって構成され、 前記周波数比較部は、前記基準クロック信号と前記第１
の内部クロック信号とを比較して、比較結果に応じて、
前記内部クロック信号の周波数における増減を指示する
周波数誤差信号を発生する回路構成を備え、 これによって、前記内部クロック信号の位相を各パルス
毎に調整できることを特徴とする受信装置。 - 【請求項２】 請求項１において、前記位相調整部は、
前記入力データ信号及び第１の内部クロック信号を比較
する比較手段と、前記入力データ信号中における前記第
１の内部クロック信号の立ち上がりを指示する指示手段
と、前記第１及び第２の内部クロック信号から第１の内
部クロック信号の幅を調整する調整用パルスを出力する
調整手段と、前記比較手段、前記指示手段、及び、前記
調整手段とから、前記第１及び第２の位相調整信号を得
るための手段とを有していることを特徴とする受信装
置。 - 【請求項３】 ディジタル信号を送信する送信部と、当
該ディジタル信号を受信する受信部とを備えた通信シス
テムにおいて、前記送信部及び前記受信部には、同一の
基準クロック信号が与えられており、前記送信部は、前
記基準クロック信号を受けて、逓倍された送信側内部ク
ロックを発生する手段と、前記送信側内部クロックに同
期して、前記ディジタル信号を前記基準クロック信号と
共に送信する送信装置を有し、他方、前記受信部は、前
記ディジタル信号を入力データ信号として受ける位相調
整部と、前記基準クロック信号を受けて動作する周波数
比較部とを有すると共に、第１の内部クロック信号に対
して時間遅延の少ない第２の内部クロック信号を生成す
る可変遅延回路と、第２の内部クロック信号を受け、予
め定められた時間だけ遅延させ、前記第１の内部クロッ
ク信号を生成する手段とを有するリングオッシレータと
を備え、 前記位相調整部は、前記入力データ信号、及び、前記第
１及び第２の内部クロック信号を受け、前記第１及び第
２の内部クロック信号の幅を調整するために、前記内部
クロック信号の位相を進めるための第１の位相調整信
号、及び、前記内部クロック信号の位相を遅らせるため
の第２の位相調整信号を出力する回路を有し、前記回路
は、前記第１及び第２の内部クロック信号の位相を進め
る際、第１の位相調整信号を前記リングオッシレータに
送出して、前記第１及び第２の内部クロック信号の幅を
相対的に狭くする一方、前記第１及び第２の内部クロッ
ク信号の位相を遅らせる際、第２の位相調整信号を前記
リングオッシレータに送出して、前記第１及び第２の内
部クロック信号の幅を相対的に広くする回路によって構
成され、 前記周波数比較部は、前記基準クロック信号と前記第１
の内部クロック信号とを比較して、比較結果に応じて、
前記内部クロック信号の周波数における増減を指示する
周波数誤差信号を発生する回路構成を備え、 これによって、前記第１の内部クロック信号の位相を各
パルス毎に調整できることを特徴とする通信システム。 - 【請求項４】 請求項３において、前記位相調整部は、
前記入力データ信号及び第１の内部クロック信号を比較
する比較手段と、前記入力データ信号中における前記第
１の内部クロック信号の立ち上がりを指示する指示手段
と、前記第１及び第２の内部クロック信号から第１の内
部クロック信号の幅を調整する調整用パルスを出力する
調整手段と、前記比較手段、前記指示手段、及び、前記
調整手段とから、前記第１及び第２の位相調整信号を得
るための手段とを有していることを特徴とする通信シス
テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09248693A JP3097741B2 (ja) | 1997-09-12 | 1997-09-12 | クロック信号発生回路、及び、通信システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09248693A JP3097741B2 (ja) | 1997-09-12 | 1997-09-12 | クロック信号発生回路、及び、通信システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1188312A JPH1188312A (ja) | 1999-03-30 |
| JP3097741B2 true JP3097741B2 (ja) | 2000-10-10 |
Family
ID=17181939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09248693A Expired - Fee Related JP3097741B2 (ja) | 1997-09-12 | 1997-09-12 | クロック信号発生回路、及び、通信システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3097741B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4257830B2 (ja) | 2003-03-11 | 2009-04-22 | パナソニック株式会社 | データ送受信装置 |
| JP3990319B2 (ja) | 2003-06-09 | 2007-10-10 | 株式会社アドバンテスト | 伝送システム、受信装置、試験装置、及びテストヘッド |
| DE112004001415T5 (de) | 2003-07-31 | 2006-06-29 | Advantest Corporation | Taktübertragungsvorrichtung und Prüfvorrichtung |
-
1997
- 1997-09-12 JP JP09248693A patent/JP3097741B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1188312A (ja) | 1999-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4821297A (en) | Digital phase locked loop clock recovery scheme | |
| US6008680A (en) | Continuously adjustable delay-locked loop | |
| US6122336A (en) | Digital clock recovery circuit with phase interpolation | |
| US6011732A (en) | Synchronous clock generator including a compound delay-locked loop | |
| KR100459709B1 (ko) | 여유 있는 셋업 앤드 홀드 타임 마진을 가지는 병렬-직렬송신 회로 | |
| JP4252561B2 (ja) | クロック発生回路及びクロック発生方法 | |
| US8074125B2 (en) | Apparatus and method for transmitting and receiving data bits | |
| US6628112B2 (en) | System and method for detecting phase offset in a phase-locked loop | |
| JPS63253741A (ja) | 位相同期ル−プ回路 | |
| JPH09181713A (ja) | 高速ディジタルデータ・リタイミング装置 | |
| JP4029568B2 (ja) | クロック生成回路、シリアル／パラレル変換装置及びパラレル／シリアル変換装置並びに半導体装置 | |
| US6954506B2 (en) | Clock signal recovery circuit used in receiver of universal serial bus and method of recovering clock signal | |
| JP3121583B2 (ja) | クロック用の信号供給回路 | |
| EP4042578B1 (en) | A digital tranceiver driven by synchronous spread spectrum clock signal for data transmission | |
| US6314151B1 (en) | Phase comparator operable at half frequency of input signal | |
| US4964117A (en) | Timing synchronizing circuit for baseband data signals | |
| JP3097741B2 (ja) | クロック信号発生回路、及び、通信システム | |
| US6477657B1 (en) | Circuit for I/O clock generation | |
| US4804928A (en) | Phase-frequency compare circuit for phase lock loop | |
| JP3109587B2 (ja) | オーバーサンプリング型クロックリカバリ回路 | |
| US20090091363A1 (en) | Dll circuit | |
| US6771729B1 (en) | Clock recovery circuit and transmitter-receiver therewith | |
| JP2003134096A (ja) | データ抽出回路 | |
| EP4060664A1 (en) | Minimum intrinsic timing utilization auto alignment on multi-die system | |
| JPH06507769A (ja) | クロック同期方法および回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000712 |
|
| LAPS | Cancellation because of no payment of annual fees |