JPH07326138A - ディジタルデータストリームからデータを分離するディジタルデータ分離方法および分離装置 - Google Patents
ディジタルデータストリームからデータを分離するディジタルデータ分離方法および分離装置Info
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- JPH07326138A JPH07326138A JP7122053A JP12205395A JPH07326138A JP H07326138 A JPH07326138 A JP H07326138A JP 7122053 A JP7122053 A JP 7122053A JP 12205395 A JP12205395 A JP 12205395A JP H07326138 A JPH07326138 A JP H07326138A
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
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- G11B20/10009—Improvement or modification of read or write signals
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
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- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 ディジタルデータストリームにおけるジッタ
と速度変動とにある許容範囲を示すディジタルデータセ
パレータを提供する。 【構成】 データにエラーを持ち込み望ましくないジッ
タの変化量に左右されるデータストリームからクロック
情報およびデータを分けるディジタルデータセパレータ
１０。ここで、制御された継続時間の読み取りデータウ
ィンドウが入力データのサンプルを取るために生成され
（３０）、該ウィンドウの継続時間の現行最適推定値が
期間レジスタ５０に期間レジスタ値として格納される。
そして、期間レジスタ値−１が時間レジスタ値として時
間レジスタ５５に入れられ、逆カウントサイクルの進行
中に各クロックサイクルで値１を時間レジスタ値から減
算して逆カウントサイクルが実行される。読み取りデー
タウィンドウにトグルを掛け、時間レジスタ値がゼロに
近づく時に新規読み取りデータウィンドウを開始して、
時間レジスタ５５に残っている値が残値と指定される。
と速度変動とにある許容範囲を示すディジタルデータセ
パレータを提供する。 【構成】 データにエラーを持ち込み望ましくないジッ
タの変化量に左右されるデータストリームからクロック
情報およびデータを分けるディジタルデータセパレータ
１０。ここで、制御された継続時間の読み取りデータウ
ィンドウが入力データのサンプルを取るために生成され
（３０）、該ウィンドウの継続時間の現行最適推定値が
期間レジスタ５０に期間レジスタ値として格納される。
そして、期間レジスタ値−１が時間レジスタ値として時
間レジスタ５５に入れられ、逆カウントサイクルの進行
中に各クロックサイクルで値１を時間レジスタ値から減
算して逆カウントサイクルが実行される。読み取りデー
タウィンドウにトグルを掛け、時間レジスタ値がゼロに
近づく時に新規読み取りデータウィンドウを開始して、
時間レジスタ５５に残っている値が残値と指定される。
Description
【０００１】
【産業上の利用分野】本発明は、一般的にクロックおよ
びデータの回復システムに関し、特にディジタルデータ
セパレータに関するものである。
びデータの回復システムに関し、特にディジタルデータ
セパレータに関するものである。
【０００２】
【従来の技術】伝送されたディジタルデータストリーム
を受信するには、該ストリームと同期すべくそのデータ
ストリームのクロック信号を回復する必要がある。該ス
トリームに対して同期が成立すると、そのストリームの
個別パルスの相対位置が識別され、該ストリームに包含
されたデータを回復できる。
を受信するには、該ストリームと同期すべくそのデータ
ストリームのクロック信号を回復する必要がある。該ス
トリームに対して同期が成立すると、そのストリームの
個別パルスの相対位置が識別され、該ストリームに包含
されたデータを回復できる。
【０００３】ストリームがフロッピーディスクや磁気テ
ープから送られ際などに、データストリームがジッタ
（パルス伝送の際にパルスの位置、振幅等が不規則に変
動すること）や速度の変動を示す箇所がある場合には、
データの回復がそれらの悪条件によって正常に機能する
ことができなくなる。例えば、データストリームが公知
のＭＦＭ（修正周波数変調化）フォーマットで符号化さ
れ、フロッピーディスクか磁気テープから送られる場
合、上記のような望ましくない状態がディジタルデータ
ストリームを形成するパルスの受信を困難にする。この
符号化手法においては、磁気媒体上に記録された磁束の
変化を走査することからデータパルスが派生する。これ
らのデータパルスは、「ピークシフトジッタ」現象や、
その他の形態のデータジッタの影響を受けやすい。さら
にまた、ディジタルデータストリームも、ディスクやテ
ープドライブにおけるモータの速度変動、すなわち弾性
媒体が表面上を移動することで発生する摩擦やその他の
原因から生じる長短期の速度変動に左右されるやすい。
これらの理由から、有効に動作するディジタルデータセ
パレータとしては、データストリームにおける強度のジ
ッタにも耐えられるものがふさわしい。このようなディ
ジタルデータセパレータは、長短期いずれの速度変動を
もトラッキングする能力を有するはずである。
ープから送られ際などに、データストリームがジッタ
（パルス伝送の際にパルスの位置、振幅等が不規則に変
動すること）や速度の変動を示す箇所がある場合には、
データの回復がそれらの悪条件によって正常に機能する
ことができなくなる。例えば、データストリームが公知
のＭＦＭ（修正周波数変調化）フォーマットで符号化さ
れ、フロッピーディスクか磁気テープから送られる場
合、上記のような望ましくない状態がディジタルデータ
ストリームを形成するパルスの受信を困難にする。この
符号化手法においては、磁気媒体上に記録された磁束の
変化を走査することからデータパルスが派生する。これ
らのデータパルスは、「ピークシフトジッタ」現象や、
その他の形態のデータジッタの影響を受けやすい。さら
にまた、ディジタルデータストリームも、ディスクやテ
ープドライブにおけるモータの速度変動、すなわち弾性
媒体が表面上を移動することで発生する摩擦やその他の
原因から生じる長短期の速度変動に左右されるやすい。
これらの理由から、有効に動作するディジタルデータセ
パレータとしては、データストリームにおける強度のジ
ッタにも耐えられるものがふさわしい。このようなディ
ジタルデータセパレータは、長短期いずれの速度変動を
もトラッキングする能力を有するはずである。
【０００４】
【発明が解決しようとする課題】しかしながら、ディジ
タルデータセパレータの設計において、ジッタの許容と
速度トラッキングとを達成することは相反する目標であ
り、一方がある到達点に達した後にもう一方の目標と入
れ替えるようにし、競合する上記二つの間で折り合いが
取られる（トレードオフされる）ものである。それゆ
え、できる限り多くの情報を用いて上記二つの相反する
目標を満たすようなディジタルデータセパレータを備え
ることが望まれている。切り捨てによる情報の損失、最
初の入力データパルスが届いた時期を判断する等の量子
化誤差、あるいはその他の原因が直接ディジタルデータ
セパレータの性能低下につながる可能性がある。
タルデータセパレータの設計において、ジッタの許容と
速度トラッキングとを達成することは相反する目標であ
り、一方がある到達点に達した後にもう一方の目標と入
れ替えるようにし、競合する上記二つの間で折り合いが
取られる（トレードオフされる）ものである。それゆ
え、できる限り多くの情報を用いて上記二つの相反する
目標を満たすようなディジタルデータセパレータを備え
ることが望まれている。切り捨てによる情報の損失、最
初の入力データパルスが届いた時期を判断する等の量子
化誤差、あるいはその他の原因が直接ディジタルデータ
セパレータの性能低下につながる可能性がある。
【０００５】従って、本発明は、ディジタルデータスト
リームにおけるジッタと速度変動とにある許容範囲を示
すディジタルデータセパレータを提供することを目的と
するものである。
リームにおけるジッタと速度変動とにある許容範囲を示
すディジタルデータセパレータを提供することを目的と
するものである。
【０００６】
【課題を解決するための手段】本発明の一様態によれ
ば、ディジタルデータセパレータが設けられ、データお
よびクロック情報をデータストリームから分離する。こ
のデータセパレータは入力データが供給されるデータパ
スを備えている。また、該データセパレータは、データ
パスに連結され、データストリーム用の読み取りデータ
ウィンドウを生じるウィンドウ生成器と、データパス中
に位置し、読み取りデータウィンドウの持続期間の現行
最適推定値を期間レジスタ値として格納する期間レジス
タと、同様にデータパス中に位置し、逆カウントサイク
ルの開始時に期間レジスタ値−１が追加される（また、
フェーズ調節中にはフェーズ調節値−１が追加される）
時間レジスタと、データパスに連結され、逆カウント
（カウントダウン）サイクル進行中に各クロックサイク
ルで時間レジスタ値から値１を引くことにより逆カウン
トサイクルを実行するダウンカウンタと、データパスに
連結され、時間レジスタ値が０に近似する場合に読み取
りデータウィンドウにトルグを掛けて新規読み取りデー
タウィンドウに着手し、時間レジスタに残る値を残値と
して指定するトルグ装置とを備えている。
ば、ディジタルデータセパレータが設けられ、データお
よびクロック情報をデータストリームから分離する。こ
のデータセパレータは入力データが供給されるデータパ
スを備えている。また、該データセパレータは、データ
パスに連結され、データストリーム用の読み取りデータ
ウィンドウを生じるウィンドウ生成器と、データパス中
に位置し、読み取りデータウィンドウの持続期間の現行
最適推定値を期間レジスタ値として格納する期間レジス
タと、同様にデータパス中に位置し、逆カウントサイク
ルの開始時に期間レジスタ値−１が追加される（また、
フェーズ調節中にはフェーズ調節値−１が追加される）
時間レジスタと、データパスに連結され、逆カウント
（カウントダウン）サイクル進行中に各クロックサイク
ルで時間レジスタ値から値１を引くことにより逆カウン
トサイクルを実行するダウンカウンタと、データパスに
連結され、時間レジスタ値が０に近似する場合に読み取
りデータウィンドウにトルグを掛けて新規読み取りデー
タウィンドウに着手し、時間レジスタに残る値を残値と
して指定するトルグ装置とを備えている。
【０００７】
【作用】上記ディジタルデータセパレータの構成によ
り、データにエラーを持ち込むと共に望ましくないジッ
タの変化量に左右されるデータストリームからクロック
情報およびデータを分離する。ここで、制御された継続
時間の読み取りデータウィンドウが入力データのサンプ
ルを取るために生成され、該ウィンドウの継続時間の現
行最適推定値が期間レジスタに期間レジスタ値として格
納される。そして、期間レジスタ値−１が時間レジスタ
値として時間レジスタに入れられ、逆カウントサイクル
の進行中に各クロックサイクルで値１を時間レジスタ値
から減算して逆カウントサイクルが実行される。読み取
りデータウィンドウにトグルを掛け、時間レジスタ値が
ゼロに近づく時に新規読み取りデータウィンドウを開始
して、時間レジスタに残っている値が残値と指定され
る。
り、データにエラーを持ち込むと共に望ましくないジッ
タの変化量に左右されるデータストリームからクロック
情報およびデータを分離する。ここで、制御された継続
時間の読み取りデータウィンドウが入力データのサンプ
ルを取るために生成され、該ウィンドウの継続時間の現
行最適推定値が期間レジスタに期間レジスタ値として格
納される。そして、期間レジスタ値−１が時間レジスタ
値として時間レジスタに入れられ、逆カウントサイクル
の進行中に各クロックサイクルで値１を時間レジスタ値
から減算して逆カウントサイクルが実行される。読み取
りデータウィンドウにトグルを掛け、時間レジスタ値が
ゼロに近づく時に新規読み取りデータウィンドウを開始
して、時間レジスタに残っている値が残値と指定され
る。
【０００８】
【実施例】図１は本発明のディジタルデータセパレータ
の一実施例を示し、本図ではディジタルデータセパレー
タ１０で表わされている。セパレータ１０を形成するブ
ロックの相互接続をまず説明し、後でそれらの機能を説
明する。
の一実施例を示し、本図ではディジタルデータセパレー
タ１０で表わされている。セパレータ１０を形成するブ
ロックの相互接続をまず説明し、後でそれらの機能を説
明する。
【０００９】データがそこから分離されるはずである到
着データストリームはDATAIN信号と表現される。図示さ
れたように、DATAIN信号はデータ調整器１５に供給され
る。例えば、DATAIN信号がディスクドライブから得られ
るＭＦＭデータ信号であるとすると、このDATAIN信号は
同期に先だって観測されるのと同じようなディスクドラ
イブからの生信号である。ここで、DATAINがCLK_IN ク
ロック信号と同期して発生するのがわかる。データ調整
器１５は"rddata"出力を備え、そこにＭＦＭデータ出力
ストリームが供給される。この信号は生DATAIN信号を遅
延化かつ同期化させたものである。
着データストリームはDATAIN信号と表現される。図示さ
れたように、DATAIN信号はデータ調整器１５に供給され
る。例えば、DATAIN信号がディスクドライブから得られ
るＭＦＭデータ信号であるとすると、このDATAIN信号は
同期に先だって観測されるのと同じようなディスクドラ
イブからの生信号である。ここで、DATAINがCLK_IN ク
ロック信号と同期して発生するのがわかる。データ調整
器１５は"rddata"出力を備え、そこにＭＦＭデータ出力
ストリームが供給される。この信号は生DATAIN信号を遅
延化かつ同期化させたものである。
【００１０】データ調整器１５はディジタル信号プロセ
ッサ（以下ＤＳＰと称す）データパスブロック２０に連
結されると共に、同期検出ブロック２５に連結されてい
る。同期検出ブロック２５は、SYNCDET信号、あるい
は、到着データストリームのクロックとの同期が成立す
るとHighになる同期検出信号を供給する。このSYNCDET
信号がHighになると、ディジタルデータセパレータ１０
は高ゲインから低ゲインモードに切り替わる。そして、
本実施例におけるディジタルデータセパレータでは、１
６回実行ゼロが検出された後に同期検出を生じる。
ッサ（以下ＤＳＰと称す）データパスブロック２０に連
結されると共に、同期検出ブロック２５に連結されてい
る。同期検出ブロック２５は、SYNCDET信号、あるい
は、到着データストリームのクロックとの同期が成立す
るとHighになる同期検出信号を供給する。このSYNCDET
信号がHighになると、ディジタルデータセパレータ１０
は高ゲインから低ゲインモードに切り替わる。そして、
本実施例におけるディジタルデータセパレータでは、１
６回実行ゼロが検出された後に同期検出を生じる。
【００１１】また、データウィンドウ生成器３０がＤＳ
Ｐデータパスブロック２０に連結されており、ディジタ
ルデータセパレータによって使用されるデータウィンド
ウを生成させる。また、データレート・リミット生成器
３５もＤＳＰデータパスブロック２０に連結されてお
り、セパレータの使用するデータレートを制御する。さ
らに、図１に示すように、ＤＳＰ状態処理装置４０と主
状態処理装置４５もＤＳＰデータパスブロック２０に連
結され、データの分離を促進する。
Ｐデータパスブロック２０に連結されており、ディジタ
ルデータセパレータによって使用されるデータウィンド
ウを生成させる。また、データレート・リミット生成器
３５もＤＳＰデータパスブロック２０に連結されてお
り、セパレータの使用するデータレートを制御する。さ
らに、図１に示すように、ＤＳＰ状態処理装置４０と主
状態処理装置４５もＤＳＰデータパスブロック２０に連
結され、データの分離を促進する。
【００１２】次にディジタルデータセパレータ１０のピ
ンアウトについて説明し、その構成ブロックの動作は後
述する。便宜上、各ピンとそこに供給される信号の名称
は同一のものとする。ここで、セパレータ１０は、デー
タレート・リミット生成器３５を除くすべてのブロック
に連結されるCLK_IN ピンを備えている。そして、例え
ば一実施例においては、２４ＭＨｚのクロック入力信号
をCLK_IN ピンに供給してセパレータ１０にタイムベー
スを提供する。DATAIN入力ピンは、そこからデータが分
離されるはずである生入力信号DATAINを受信する。特
に、ＭＦＭディスクドライブの場合には、このDATAIN信
号がＭＦＭデータストリーム入力である。このDATAIN信
号がセパレータ１０のクロックと同期して発生すること
はない。本実施例においてこのDATAIN信号は、５０ｎＳ
よりも長い継続時間の高真理パルスを示す。
ンアウトについて説明し、その構成ブロックの動作は後
述する。便宜上、各ピンとそこに供給される信号の名称
は同一のものとする。ここで、セパレータ１０は、デー
タレート・リミット生成器３５を除くすべてのブロック
に連結されるCLK_IN ピンを備えている。そして、例え
ば一実施例においては、２４ＭＨｚのクロック入力信号
をCLK_IN ピンに供給してセパレータ１０にタイムベー
スを提供する。DATAIN入力ピンは、そこからデータが分
離されるはずである生入力信号DATAINを受信する。特
に、ＭＦＭディスクドライブの場合には、このDATAIN信
号がＭＦＭデータストリーム入力である。このDATAIN信
号がセパレータ１０のクロックと同期して発生すること
はない。本実施例においてこのDATAIN信号は、５０ｎＳ
よりも長い継続時間の高真理パルスを示す。
【００１３】そして、データ調整器１５が"rddata"出力
信号を供給するが、それは生DATAIN信号を遅延化かつ同
期化させたものである。また、セパレータ１０のウィン
ドウ生成器３０は読み取りデータウィンドウ（ＲＤＷ）
出力ピンを備え、そこでセパレータの使用する読み取り
データウィンドウが生じる。このＲＤＷ、すなわち読み
取りデータウィンドウが、データ調整器１５からの"rdd
ata"パルスを囲む。ここで、ＭＦＭ符号化"rddata"のデ
ータビットは高ＲＤＷウィンドウであり、そしてSYNC
（同期化）が検出されると、クロックビットが低ＲＤＷ
ウィンドウとなる。
信号を供給するが、それは生DATAIN信号を遅延化かつ同
期化させたものである。また、セパレータ１０のウィン
ドウ生成器３０は読み取りデータウィンドウ（ＲＤＷ）
出力ピンを備え、そこでセパレータの使用する読み取り
データウィンドウが生じる。このＲＤＷ、すなわち読み
取りデータウィンドウが、データ調整器１５からの"rdd
ata"パルスを囲む。ここで、ＭＦＭ符号化"rddata"のデ
ータビットは高ＲＤＷウィンドウであり、そしてSYNC
（同期化）が検出されると、クロックビットが低ＲＤＷ
ウィンドウとなる。
【００１４】データレート・リミット生成器３５は、DR
SEL（データレートセレクション）信号が供給されるDRS
EL（１：０）入力を備える。そして、データレートはDR
SEL信号値に従って選択される。
SEL（データレートセレクション）信号が供給されるDRS
EL（１：０）入力を備える。そして、データレートはDR
SEL信号値に従って選択される。
【００１５】次に、TAPE_MODE 信号がＤＳＰ状態処理装
置４０、主状態処理装置４５および同期検出回路２５に
供給される。そして、TAPE_MODE がhighの時にテープモ
ードが選択され、TAPE_MODE がlowの時にはフロッピデ
ィスクが選択される。
置４０、主状態処理装置４５および同期検出回路２５に
供給される。そして、TAPE_MODE がhighの時にテープモ
ードが選択され、TAPE_MODE がlowの時にはフロッピデ
ィスクが選択される。
【００１６】ここで、"rgateb"すなわち読み取りゲート
バー（read gate bar）が生成器３５を除くすべてのブ
ロックに供給される。"rgateb"がhighの時にはディジタ
ルデータセパレータがリセットされ、"rgateb"がlowの
場合には同期サーチモードで始動する。
バー（read gate bar）が生成器３５を除くすべてのブ
ロックに供給される。"rgateb"がhighの時にはディジタ
ルデータセパレータがリセットされ、"rgateb"がlowの
場合には同期サーチモードで始動する。
【００１７】同期検出回路２５はそのSYNCDET出力でSYN
CDET信号を生じる。ここで同期が検出されると、SYNCDE
T信号はhighとなり、そのためディジタルデータセパレ
ータ１０は高ゲインから低ゲインに切り替わる。本発明
の実施例は、１６回実行ゼロが検出された後に同期検出
を生じる。
CDET信号を生じる。ここで同期が検出されると、SYNCDE
T信号はhighとなり、そのためディジタルデータセパレ
ータ１０は高ゲインから低ゲインに切り替わる。本発明
の実施例は、１６回実行ゼロが検出された後に同期検出
を生じる。
【００１８】ここで、セパレータ１０をより詳細に説明
する前に、ディジタルデータセパレータ１０の動作につ
いてその概要に触れておく。セパレータ１０はＤＳＰデ
ータパスブロック２０内部にある期間レジスタ５０を備
えている。期間レジスタ５０は読み取りデータウィンド
ウ継続時間についての現行最適推定値を保持しており、
DATAIN入力データストリームのサンプルを抽出するのに
用いられる。この現行最適推定値はクロック期間の単位
中にある。本実施例において、読み取りデータウィンド
ウ継続時間の現行最適推定値は、２進数小数位８桁まで
正確なものとなる。そして、現行最適推定値−１がＤＳ
Ｐデータパスブロック２０の時間レジスタ５５に加算さ
れ、逆カウントサイクルが始まる。特に、各クロックサ
イクル間に値１が時間レジスタ５５の値から引かれる。
時間レジスタ５５の値が０の近似値である場合、読み取
りデータウィンドウはトグルを掛けて新規サイクルを開
始する。通常、時間レジスタ値が０．５未満の時に読み
取りデータウィンドウにトグルが掛けられる。特別な場
合として、DATAINパルスがウィンドウの終わりの部分で
まずCLK_IN のエッジを立ち下げることによって捕捉さ
れる場合には、時間レジスタの値が０．０未満になるま
でトルグは掛けられない。次に、期間レジスタ５０の値
−１が時間レジスタ５５の残りの値に再び加算される。
ここで、（DATAINの）データ入力パルスをセパレータ１
０が受信すると、その到着時間が読み取りデータウィン
ドウの中心部に対して測定され、総エラー量が計算され
る。パスルが半期間に届く時には（DATAINパルスがまず
CLK_IN のエッジを立ち下げることにより捕捉されるな
らば−０．５値）、このエラー算定は時間レジスタ５５
の値を減算し、その結果をデータパスブロック２０内部
のフェーズエラーレジスタ６０で保持することによって
実行される。結果として生じるフェーズエラー値は、期
間レジスタ５０を更新すると共に、時間レジスタ５５も
更新して、選択されたフィードバックパラメータに基づ
く量ごとのフェーズ調節に用いられる。
する前に、ディジタルデータセパレータ１０の動作につ
いてその概要に触れておく。セパレータ１０はＤＳＰデ
ータパスブロック２０内部にある期間レジスタ５０を備
えている。期間レジスタ５０は読み取りデータウィンド
ウ継続時間についての現行最適推定値を保持しており、
DATAIN入力データストリームのサンプルを抽出するのに
用いられる。この現行最適推定値はクロック期間の単位
中にある。本実施例において、読み取りデータウィンド
ウ継続時間の現行最適推定値は、２進数小数位８桁まで
正確なものとなる。そして、現行最適推定値−１がＤＳ
Ｐデータパスブロック２０の時間レジスタ５５に加算さ
れ、逆カウントサイクルが始まる。特に、各クロックサ
イクル間に値１が時間レジスタ５５の値から引かれる。
時間レジスタ５５の値が０の近似値である場合、読み取
りデータウィンドウはトグルを掛けて新規サイクルを開
始する。通常、時間レジスタ値が０．５未満の時に読み
取りデータウィンドウにトグルが掛けられる。特別な場
合として、DATAINパルスがウィンドウの終わりの部分で
まずCLK_IN のエッジを立ち下げることによって捕捉さ
れる場合には、時間レジスタの値が０．０未満になるま
でトルグは掛けられない。次に、期間レジスタ５０の値
−１が時間レジスタ５５の残りの値に再び加算される。
ここで、（DATAINの）データ入力パルスをセパレータ１
０が受信すると、その到着時間が読み取りデータウィン
ドウの中心部に対して測定され、総エラー量が計算され
る。パスルが半期間に届く時には（DATAINパルスがまず
CLK_IN のエッジを立ち下げることにより捕捉されるな
らば−０．５値）、このエラー算定は時間レジスタ５５
の値を減算し、その結果をデータパスブロック２０内部
のフェーズエラーレジスタ６０で保持することによって
実行される。結果として生じるフェーズエラー値は、期
間レジスタ５０を更新すると共に、時間レジスタ５５も
更新して、選択されたフィードバックパラメータに基づ
く量ごとのフェーズ調節に用いられる。
【００１９】該システムがテープモードかフロッピーモ
ードか、あるいは高ゲインモードか低ゲインモードかに
よって、異なるフィードバックパラメータが選択され
る。そして、フェーズフィードバックパラメータ（β）
のフェーズエラー値回数を時間レジスタ値に加算するこ
とによってフェーズ調節がなされる。
ードか、あるいは高ゲインモードか低ゲインモードかに
よって、異なるフィードバックパラメータが選択され
る。そして、フェーズフィードバックパラメータ（β）
のフェーズエラー値回数を時間レジスタ値に加算するこ
とによってフェーズ調節がなされる。
【００２０】次に、図１のディジタルデータセパレータ
１０を形成する各ブロックをより詳細に説明する。ま
ず、データレート・リミット生成器３５は、呼び読み取
りデータウィンドウ期間に向けて、データレートセレク
ト入力（DRSEL （１：０））を４つの異なる値に復号す
る。本発明の実施例においては、DRSEL信号"１０"がこ
の入力に供給されると、２５０Ｋｂｓのデータレートが
選択され、"０１"だと３００Ｋｂｓのデータレート
が、"００"だと５００Ｋｂｓのデータレートが、"１１"
だと１Ｍｂｓのデータレートがそれぞれ選択される。復
号化されたDRSEL 値はデータウィンドウ毎のクロックサ
イクル数に換算して表される。例えば、データレート・
リミット生成器３５に対して１Ｍｂｓでは、呼び読み取
りデータウィンドウ（ＲＤＷ）期間は５００ｎＳか、あ
るいは１２サイクルの２４ＭＨｚ入力クロック（CLKI
N）である。使用される値は２進数小数位８桁まで正確
なものとなる。また、このＲＤＷ期間の公称値は、読み
取りデータウィンドウ期間がクランプされる上限および
下限を計算するのにも利用される。本実施例では、その
上限がＲＤＷ期間公称値の１．１２５倍に設定される一
方、下限値が同じくＲＤＷ期間公称値の０．８７５倍に
設定される。
１０を形成する各ブロックをより詳細に説明する。ま
ず、データレート・リミット生成器３５は、呼び読み取
りデータウィンドウ期間に向けて、データレートセレク
ト入力（DRSEL （１：０））を４つの異なる値に復号す
る。本発明の実施例においては、DRSEL信号"１０"がこ
の入力に供給されると、２５０Ｋｂｓのデータレートが
選択され、"０１"だと３００Ｋｂｓのデータレート
が、"００"だと５００Ｋｂｓのデータレートが、"１１"
だと１Ｍｂｓのデータレートがそれぞれ選択される。復
号化されたDRSEL 値はデータウィンドウ毎のクロックサ
イクル数に換算して表される。例えば、データレート・
リミット生成器３５に対して１Ｍｂｓでは、呼び読み取
りデータウィンドウ（ＲＤＷ）期間は５００ｎＳか、あ
るいは１２サイクルの２４ＭＨｚ入力クロック（CLKI
N）である。使用される値は２進数小数位８桁まで正確
なものとなる。また、このＲＤＷ期間の公称値は、読み
取りデータウィンドウ期間がクランプされる上限および
下限を計算するのにも利用される。本実施例では、その
上限がＲＤＷ期間公称値の１．１２５倍に設定される一
方、下限値が同じくＲＤＷ期間公称値の０．８７５倍に
設定される。
【００２１】データ調整器１５は生シリアル入力データ
（DATAIN）を、ディジタルデータの分割が所望されてい
る特定ディスクドライブ、あるいはテープやその他の出
所媒体から受信する。データ調整器１５は受信したDATA
IN信号を同期し、１クロック期間幅広パルスを生じる。
このパルスはセパレータ１０で制御のために用いられる
と共に、出力"rddata"の生成を助ける。また、データ調
整器１５は、DATAIN信号が負か正のCLK_IN エッジ毎に
まず計時されたかどうかを検出する。次に、同期検出回
路２５が到着DATAINデータストリームを監視し、１６回
実行０の符号化データが検出された場合にsync_fnd 信
号を発する。これら実行０のカウントは、主状態処理装
置４５が高ゲインモードにある場合に始動する。高ゲイ
ンモードであると、データセパレータ１０が初期速度の
変動を速めるまで収束できることがわかる。そして、再
生されたデータウィンドウのクロックフィールドに追加
のビットが見いだされと、カウントが増加される。同期
状態が不良の場合（例えば、ビットがデータフィールド
やクロックフィールドの１ビットが検出されずに終了す
る場合）には、カウントは０にリセットされる。sync_f
nd 信号は、セパレータ１０を高ゲインモードから、よ
り大きなジッタ許容範囲を有する低ゲインモードに切り
替えるのに使用される。また、SYNCDET信号も、同期化
が達成、あるいは検出される時にディジタルデータセパ
レータ１０から出力される。
（DATAIN）を、ディジタルデータの分割が所望されてい
る特定ディスクドライブ、あるいはテープやその他の出
所媒体から受信する。データ調整器１５は受信したDATA
IN信号を同期し、１クロック期間幅広パルスを生じる。
このパルスはセパレータ１０で制御のために用いられる
と共に、出力"rddata"の生成を助ける。また、データ調
整器１５は、DATAIN信号が負か正のCLK_IN エッジ毎に
まず計時されたかどうかを検出する。次に、同期検出回
路２５が到着DATAINデータストリームを監視し、１６回
実行０の符号化データが検出された場合にsync_fnd 信
号を発する。これら実行０のカウントは、主状態処理装
置４５が高ゲインモードにある場合に始動する。高ゲイ
ンモードであると、データセパレータ１０が初期速度の
変動を速めるまで収束できることがわかる。そして、再
生されたデータウィンドウのクロックフィールドに追加
のビットが見いだされと、カウントが増加される。同期
状態が不良の場合（例えば、ビットがデータフィールド
やクロックフィールドの１ビットが検出されずに終了す
る場合）には、カウントは０にリセットされる。sync_f
nd 信号は、セパレータ１０を高ゲインモードから、よ
り大きなジッタ許容範囲を有する低ゲインモードに切り
替えるのに使用される。また、SYNCDET信号も、同期化
が達成、あるいは検出される時にディジタルデータセパ
レータ１０から出力される。
【００２２】ディジタルデータセパレータ１０は、セパ
レータの全体的な機能を制御する主状態処理装置４５を
備えている。主状態処理装置４５は、図２の主状態処理
装置４５の状態図に示されるように、５つの状態を有し
ている。ここで、M_IDLE 状態は主状態処理装置４５の
初期状態を示す。図２の状態図に示されるように、高"r
gateb"信号は主状態処理装置４５を常時このM_IDLE 状
態に戻す。HI_GAIN モードにある場合、同期化状態の不
良（bad_sync ）がM_IDLE 状態への復帰の原因となる。
レータの全体的な機能を制御する主状態処理装置４５を
備えている。主状態処理装置４５は、図２の主状態処理
装置４５の状態図に示されるように、５つの状態を有し
ている。ここで、M_IDLE 状態は主状態処理装置４５の
初期状態を示す。図２の状態図に示されるように、高"r
gateb"信号は主状態処理装置４５を常時このM_IDLE 状
態に戻す。HI_GAIN モードにある場合、同期化状態の不
良（bad_sync ）がM_IDLE 状態への復帰の原因となる。
【００２３】rgatebがlowに進むと、FST_BIT _SRCH 、
すなわち一番目のビットサーチ状態が入れられる。する
と主状態処理装置４５はこの状態のまま、データ入力
（DATAIN）の最初に到着するビットをサーチする。この
状態の間に、呼び読み取りデータウィンドウの半期間に
至るまでT_REG レジスタ（すなわち時間レジスタ５５）
が初期化される。そして、到着データビットが検出され
ると、この状態から脱してT_REG レジスタは減分可能と
なる。この作用によって、ディジタルデータセパレータ
１０は一番目のビット上フェーズエラーなしで動作を開
始することができるようになる。
すなわち一番目のビットサーチ状態が入れられる。する
と主状態処理装置４５はこの状態のまま、データ入力
（DATAIN）の最初に到着するビットをサーチする。この
状態の間に、呼び読み取りデータウィンドウの半期間に
至るまでT_REG レジスタ（すなわち時間レジスタ５５）
が初期化される。そして、到着データビットが検出され
ると、この状態から脱してT_REG レジスタは減分可能と
なる。この作用によって、ディジタルデータセパレータ
１０は一番目のビット上フェーズエラーなしで動作を開
始することができるようになる。
【００２４】HI_GAIN 状態には、rddataパルスがDATAIN
から生成された後にFST_BIT _SRCHから入る。この状態
の間に、フェーズ調節にはフェーズエラーの７／１６フ
ァクターが利用され、期間調節にはフェーズエラーの１
／１６が利用される。これら相対的に大きなフィードバ
ックファクターによって、セパレータ１０はトラッキン
グを維持しつつ、より速いレートで初期データ速度に収
束することができる。しかしながら、これら相対的に大
きなファクターはジッタの許容範囲を減少させもする。
このHI_GAIN 状態中に、ＭＦＭ符号化データの実行０の
回数がカウントされる。
から生成された後にFST_BIT _SRCHから入る。この状態
の間に、フェーズ調節にはフェーズエラーの７／１６フ
ァクターが利用され、期間調節にはフェーズエラーの１
／１６が利用される。これら相対的に大きなフィードバ
ックファクターによって、セパレータ１０はトラッキン
グを維持しつつ、より速いレートで初期データ速度に収
束することができる。しかしながら、これら相対的に大
きなファクターはジッタの許容範囲を減少させもする。
このHI_GAIN 状態中に、ＭＦＭ符号化データの実行０の
回数がカウントされる。
【００２５】同期化計数（カウント）が１６回に達する
と、主状態処理装置はHI_GAIN 状態を脱してLO_GAIN 状
態に入る。この同期化状態に不良が起こると、主状態処
理装置はM_IDLE 状態に戻って新規入力データシーケン
スを開始する。この際に主状態処理装置の入るLO_GAIN
状態は、LO_GAIN _FLOP （フロッピー）状態かLO_GAIN
_TAPE 状態かである。同期化発見状態、すなわち、HI_G
AIN 状態で受信されＭＦＭ符号化データに１６回実行さ
れたビットが見いだされた後に、LO_GAIN _FLOP 状態が
加えられるが、この時にLO_GAIN _TAPE 状態は設定され
ない（すなわち、sync_fnd ＊-tape_mode ）。このLO_G
AIN _FLOP 状態の間に、１５／１２８のフェーズ調節フ
ァクターが一実施例で利用され、期間調節ファクターを
１／１２８のフェーズエラーにまで減少する。これら相
対的に小さなフィードバックファクターは、低めの瞬間
速度変化（ＩＳＶ）のトラキング性能を犠牲にして、セ
パレータのジッタ許容範囲を増す。そして、主状態処理
装置４５は、"rgateb"が行使されて他のデータシーケン
スが開始されるまで、LO_GAIN _FLOP 状態のままとどま
る。
と、主状態処理装置はHI_GAIN 状態を脱してLO_GAIN 状
態に入る。この同期化状態に不良が起こると、主状態処
理装置はM_IDLE 状態に戻って新規入力データシーケン
スを開始する。この際に主状態処理装置の入るLO_GAIN
状態は、LO_GAIN _FLOP （フロッピー）状態かLO_GAIN
_TAPE 状態かである。同期化発見状態、すなわち、HI_G
AIN 状態で受信されＭＦＭ符号化データに１６回実行さ
れたビットが見いだされた後に、LO_GAIN _FLOP 状態が
加えられるが、この時にLO_GAIN _TAPE 状態は設定され
ない（すなわち、sync_fnd ＊-tape_mode ）。このLO_G
AIN _FLOP 状態の間に、１５／１２８のフェーズ調節フ
ァクターが一実施例で利用され、期間調節ファクターを
１／１２８のフェーズエラーにまで減少する。これら相
対的に小さなフィードバックファクターは、低めの瞬間
速度変化（ＩＳＶ）のトラキング性能を犠牲にして、セ
パレータのジッタ許容範囲を増す。そして、主状態処理
装置４５は、"rgateb"が行使されて他のデータシーケン
スが開始されるまで、LO_GAIN _FLOP 状態のままとどま
る。
【００２６】同期化状態がHI_GAIN 状態で見いだされ、
TAPE_MODE 信号がのせられる時（すなわち、sync_fnd
＊tape_mode ）にLO_GAIN _TAPE 状態へ算入する。この
LO_GAIN _TAPE 状態においては、一実施例として、フェ
ーズ調節にはフェーズエラーの７／１６のファクターが
利用され、フェーズエラーの１／１６が期間調節に使用
される。これら相対的に大きなフィードバックパラメー
タは、テープモードに望ましいより大きなＩＳＶトラッ
キングを考慮したものであるが、半面ジッタ許容範囲の
少な目の部分を犠牲にしたものでもある。これらのパラ
メータはHI_GAIN モードにおけるのと同じである。
TAPE_MODE 信号がのせられる時（すなわち、sync_fnd
＊tape_mode ）にLO_GAIN _TAPE 状態へ算入する。この
LO_GAIN _TAPE 状態においては、一実施例として、フェ
ーズ調節にはフェーズエラーの７／１６のファクターが
利用され、フェーズエラーの１／１６が期間調節に使用
される。これら相対的に大きなフィードバックパラメー
タは、テープモードに望ましいより大きなＩＳＶトラッ
キングを考慮したものであるが、半面ジッタ許容範囲の
少な目の部分を犠牲にしたものでもある。これらのパラ
メータはHI_GAIN モードにおけるのと同じである。
【００２７】ディジタルデータ処理（ＤＳＰ）状態処理
装置４０はＤＳＰデータパス、すなわちブロック２０の
流れを制御する。ＤＳＰデータパスブロック２０は、レ
ジスタ容量および定数の加算、減算、乗算および多重化
を実行する。すなわち、ディジタルデータセパレータ１
０によって実行される動作制御、およびそれら動作が実
行される時をＤＳＰ状態処理装置４０が促進する。
装置４０はＤＳＰデータパス、すなわちブロック２０の
流れを制御する。ＤＳＰデータパスブロック２０は、レ
ジスタ容量および定数の加算、減算、乗算および多重化
を実行する。すなわち、ディジタルデータセパレータ１
０によって実行される動作制御、およびそれら動作が実
行される時をＤＳＰ状態処理装置４０が促進する。
【００２８】ＤＳＰ状態処理装置の状態図を図３に示
す。ＤＳＰ状態処理装置４０の初期状態、すなわちＩＤ
ＬＥ（稼働していない）状態は、"rgateb"信号が行使さ
れるか、en_dsp _sm （ＤＳＰ状態処理装置許可）信号
が行使される時に入れられる。そして、ＤＳＰ状態処理
装置がＩＤＬＥ状態の間に許可されると、FIRST_FND状
態が入れられる。この状態の間、ディジタルデータセパ
レータ１０は最初のデータビットをサーチする。上述し
た初期フェーズエラーの特徴は、フリーランニング動作
とは違った制御を必要とするので、この状態は、ＤＳＰ
データパスの制御を始動フェーズの間容易にするのに必
要である。このFIRST_FND 状態は最初のデータビットを
受信するまで維持され、時間レジスタ５５（T_REG ）は
０に近づくまで逆カウントを行い、"tog"（読み取りデ
ータウィンドウにトグルを掛ける）信号が生成される。
このフェーズが完了すると、通常のＤＳＰデータパスの
動作モード（起動モード）が始動する。
す。ＤＳＰ状態処理装置４０の初期状態、すなわちＩＤ
ＬＥ（稼働していない）状態は、"rgateb"信号が行使さ
れるか、en_dsp _sm （ＤＳＰ状態処理装置許可）信号
が行使される時に入れられる。そして、ＤＳＰ状態処理
装置がＩＤＬＥ状態の間に許可されると、FIRST_FND状
態が入れられる。この状態の間、ディジタルデータセパ
レータ１０は最初のデータビットをサーチする。上述し
た初期フェーズエラーの特徴は、フリーランニング動作
とは違った制御を必要とするので、この状態は、ＤＳＰ
データパスの制御を始動フェーズの間容易にするのに必
要である。このFIRST_FND 状態は最初のデータビットを
受信するまで維持され、時間レジスタ５５（T_REG ）は
０に近づくまで逆カウントを行い、"tog"（読み取りデ
ータウィンドウにトグルを掛ける）信号が生成される。
このフェーズが完了すると、通常のＤＳＰデータパスの
動作モード（起動モード）が始動する。
【００２９】ＤＳＰ状態処理装置のRUN状態がこの装置
の初期状態である。したがって、通常動作の間、データ
ビットを受信して"rddata"を生じるまでこのRUN状態は
維持される。カウントサイクルの即時終了で"rddata"信
号が受信されない場合には、状態処理装置はONE_FND
（１発見）状態に進む。しかしながら、カウントサイク
ルの即時終了で"rddata"信号が行使される場合には（す
なわち、"tog"信号が生成されてウィンドウにトルグが
掛けられると）、状態処理装置は直接ADD_PHS _ADJ
（フェーズ調節加算）状態に進む。これは更新サイクル
を早めるために実行され、状態処理装置をすぐにRUN状
態に戻し、次のサイクルかウィンドウの準備をすべく機
会を与える。
の初期状態である。したがって、通常動作の間、データ
ビットを受信して"rddata"を生じるまでこのRUN状態は
維持される。カウントサイクルの即時終了で"rddata"信
号が受信されない場合には、状態処理装置はONE_FND
（１発見）状態に進む。しかしながら、カウントサイク
ルの即時終了で"rddata"信号が行使される場合には（す
なわち、"tog"信号が生成されてウィンドウにトルグが
掛けられると）、状態処理装置は直接ADD_PHS _ADJ
（フェーズ調節加算）状態に進む。これは更新サイクル
を早めるために実行され、状態処理装置をすぐにRUN状
態に戻し、次のサイクルかウィンドウの準備をすべく機
会を与える。
【００３０】このONE_FND （１発見）状態は保留状態で
あり、調節サイクルが始まる前に逆カウントサイクルの
終了を許可する。ONE_FND 状態は、逆カウントサイクル
の終了間近で"pre_tog" か"tog"信号が行使されるまで
維持される。
あり、調節サイクルが始まる前に逆カウントサイクルの
終了を許可する。ONE_FND 状態は、逆カウントサイクル
の終了間近で"pre_tog" か"tog"信号が行使されるまで
維持される。
【００３１】データビットが受信された後、逆カウント
サイクルが終了するか、または終了間近になった時、AD
D_PHS _ADJ （フェーズ調節加算）状態に入る。ここ
で、新規逆カウントサイクルが始まると、現行期間値−
１が時間レジスタ５５（T REG）の残りの値に加算され
る。この後、PHASE_ADJ 値−１を時間レジスタ５５の容
量に加算されてフェーズ調節がなされる。このようにし
て、次のデータウィンドウの長さを、フェーズ調節の値
についてそれ相応に拡大または縮小する。この調節はAD
D_PHS _ADJ 状態中に実行される。
サイクルが終了するか、または終了間近になった時、AD
D_PHS _ADJ （フェーズ調節加算）状態に入る。ここ
で、新規逆カウントサイクルが始まると、現行期間値−
１が時間レジスタ５５（T REG）の残りの値に加算され
る。この後、PHASE_ADJ 値−１を時間レジスタ５５の容
量に加算されてフェーズ調節がなされる。このようにし
て、次のデータウィンドウの長さを、フェーズ調節の値
についてそれ相応に拡大または縮小する。この調節はAD
D_PHS _ADJ 状態中に実行される。
【００３２】ADD_PHS _ADJ 状態からDELAY状態には自動
的に移行する。実際のＲＤＷ期間調節は上述したADD_PH
S _ADJ で実行され、DELAY状態はタイミングをはかる目
的で用いられる。そして、このDELAY状態は自動的にRUN
状態に出る。
的に移行する。実際のＲＤＷ期間調節は上述したADD_PH
S _ADJ で実行され、DELAY状態はタイミングをはかる目
的で用いられる。そして、このDELAY状態は自動的にRUN
状態に出る。
【００３３】ＤＳＰデータパス２０はその中に設けられ
たレジスタおよび定数で演算を実行し、読み取りデータ
ウィンドウのトグル時間、算出された読み取りデータウ
ィンドウの中心に対する到着データのフェーズエラー、
フェーズ調節ファクターおよび期間調節ファクターを判
断する。ＤＳＰデータパス２０によって使用されるレジ
スタ、およびそれらに対応する機能については後述す
る。本実施例において、ＤＳＰデータパス２０のレジス
タは１５ビット長である。そして上位ビットがサインビ
ットとして用いられ、下位ビットは２進数小数桁として
用いられ、所望の精度を維持すると共に切り捨てエラー
を削減する。
たレジスタおよび定数で演算を実行し、読み取りデータ
ウィンドウのトグル時間、算出された読み取りデータウ
ィンドウの中心に対する到着データのフェーズエラー、
フェーズ調節ファクターおよび期間調節ファクターを判
断する。ＤＳＰデータパス２０によって使用されるレジ
スタ、およびそれらに対応する機能については後述す
る。本実施例において、ＤＳＰデータパス２０のレジス
タは１５ビット長である。そして上位ビットがサインビ
ットとして用いられ、下位ビットは２進数小数桁として
用いられ、所望の精度を維持すると共に切り捨てエラー
を削減する。
【００３４】T REG、すなわち時間レジスタ５５は２進
数小数位８桁を備えた１５ビットレジスタである。通常
動作の間、時間レジスタ５５はクロックサイクル毎に１
だけ減分される。そして、T REGの値が０．５より少な
くなると、読み取りデータウィンドウにトルグが掛けら
れる。ここで、トグル時前に、あるいはその間にＭＦＭ
データストリームからのデータビットが検出されたな
ら、その到着時間および算出されたデータウィンドウの
中心からフェーズエラーが計算される。トグル時間の
後、クロックの瞬間に換算して算出された期間（データ
ウィンドウの長さ）がT REGに加算される。また、T REG
に置かれたままの残値と期間レジスタ５０の２進数の桁
に並ぶ値とが加算に入れられ、切り捨てエラーによるエ
ラー累積を回避する。ここで、以前のウィンドウがＭＦ
Ｍデータビットを内包していたなら、算出されたフェー
ズ調節が次に続くクロックサイクルでT REGに加算され
る。ゼロフェーズエラー始動特徴を実行するため、最初
のデータビットが検出されてアルゴリズムがその時点か
ら始動する時に、半分の期間値をT REGにのせることが
できる。 T ADJレジスタ（時間調節レジスタ）６２
は、２進数小数位８桁を備えた１５ビットレジスタであ
り、適当な時にT REGに加算される値を含んでいる。こ
の値は大部分の時間で負の１（−１）となり、他の適当
な時間においてはフェーズ調節値−１である。本実施例
において実行を容易にするため、このT ADJレジスタ６
２はパイプラインレジスタとして用いられる。
数小数位８桁を備えた１５ビットレジスタである。通常
動作の間、時間レジスタ５５はクロックサイクル毎に１
だけ減分される。そして、T REGの値が０．５より少な
くなると、読み取りデータウィンドウにトルグが掛けら
れる。ここで、トグル時前に、あるいはその間にＭＦＭ
データストリームからのデータビットが検出されたな
ら、その到着時間および算出されたデータウィンドウの
中心からフェーズエラーが計算される。トグル時間の
後、クロックの瞬間に換算して算出された期間（データ
ウィンドウの長さ）がT REGに加算される。また、T REG
に置かれたままの残値と期間レジスタ５０の２進数の桁
に並ぶ値とが加算に入れられ、切り捨てエラーによるエ
ラー累積を回避する。ここで、以前のウィンドウがＭＦ
Ｍデータビットを内包していたなら、算出されたフェー
ズ調節が次に続くクロックサイクルでT REGに加算され
る。ゼロフェーズエラー始動特徴を実行するため、最初
のデータビットが検出されてアルゴリズムがその時点か
ら始動する時に、半分の期間値をT REGにのせることが
できる。 T ADJレジスタ（時間調節レジスタ）６２
は、２進数小数位８桁を備えた１５ビットレジスタであ
り、適当な時にT REGに加算される値を含んでいる。こ
の値は大部分の時間で負の１（−１）となり、他の適当
な時間においてはフェーズ調節値−１である。本実施例
において実行を容易にするため、このT ADJレジスタ６
２はパイプラインレジスタとして用いられる。
【００３５】ＤＳＰデータパス２０は、２進数８桁を備
える１５ビット幅のＰＥＲレジスタ６５も含んでいる。
このＰＥＲレジスタ６５は、読み取りデータウィンドウ
の長さに対してクロック期間に換算して算出された値を
内包している。このＰＥＲ値は、（読み取りデータウィ
ンドウにトグルが掛けられデータが検出された後）調節
フェーズの間に更新され、PER LOWとPER HIの限界値が
チェックされる。そして、初期化の間に、呼び期間値
（PER NOM）がPERレジスタ６５に入れられる。また、Ｄ
ＳＰデータパス２０は、２進数８桁を備える１５ビット
のPER_M1 （PER_1）レジスタ７０も含んでいる。このPE
R_M1 レジスタ７０は、クロック期間−１に換算した読
み取りデータウィンドウの値を内包し、トグル時の後T
REG５５に加算されて新規逆カウントシーケンスを開始
する。
える１５ビット幅のＰＥＲレジスタ６５も含んでいる。
このＰＥＲレジスタ６５は、読み取りデータウィンドウ
の長さに対してクロック期間に換算して算出された値を
内包している。このＰＥＲ値は、（読み取りデータウィ
ンドウにトグルが掛けられデータが検出された後）調節
フェーズの間に更新され、PER LOWとPER HIの限界値が
チェックされる。そして、初期化の間に、呼び期間値
（PER NOM）がPERレジスタ６５に入れられる。また、Ｄ
ＳＰデータパス２０は、２進数８桁を備える１５ビット
のPER_M1 （PER_1）レジスタ７０も含んでいる。このPE
R_M1 レジスタ７０は、クロック期間−１に換算した読
み取りデータウィンドウの値を内包し、トグル時の後T
REG５５に加算されて新規逆カウントシーケンスを開始
する。
【００３６】さらにまた、ＤＳＰデータバス２０は、２
進数８桁を備える１５ビット幅のPER RAWレジスタ７5も
含んでいる。このPER RAWレジスタ７5は、限界値チェッ
ク前の生期間値を内包し、パイプラインレジスタトして
動いて期間調節フローの実行を促進する。
進数８桁を備える１５ビット幅のPER RAWレジスタ７5も
含んでいる。このPER RAWレジスタ７5は、限界値チェッ
ク前の生期間値を内包し、パイプラインレジスタトして
動いて期間調節フローの実行を促進する。
【００３７】ＤＳＰデータパス２０は、フェーズ調節の
総量を含むと共に調節フェーズの間にT REGレジスタ５
５に加算されるフェーズ調節ベクトル（PHASE_ADJ ）を
使用する。高ゲインモードで、この値は算出されたフェ
ーズエラーの１／２となり、低ゲインフロッピーモード
ではフェーズエラーの１／８となる。
総量を含むと共に調節フェーズの間にT REGレジスタ５
５に加算されるフェーズ調節ベクトル（PHASE_ADJ ）を
使用する。高ゲインモードで、この値は算出されたフェ
ーズエラーの１／２となり、低ゲインフロッピーモード
ではフェーズエラーの１／８となる。
【００３８】また、ＤＳＰデータパス２０は、期間調節
か遅延の総量を含むと共に調節フェーズの間にPER_RAW
レジスタ７５に加算される期間調節ベクトル（PER_AD
J）も使用する。本発明の一実施例において、この値は
高ゲインモードで算出されたフェーズエラーの１／８、
低ゲインモードではフェーズエラーの１／１２８であ
る。
か遅延の総量を含むと共に調節フェーズの間にPER_RAW
レジスタ７５に加算される期間調節ベクトル（PER_AD
J）も使用する。本発明の一実施例において、この値は
高ゲインモードで算出されたフェーズエラーの１／８、
低ゲインモードではフェーズエラーの１／１２８であ
る。
【００３９】ＤＳＰデータパス２０は、最後に受信した
ＭＦＭデータビットからの無効フェーズエラーを含んで
いるフェーズエラーレジスタ（FHASE_ERR ）６０も備え
ている。この値は、フェーズオフセットレジスタ（通常
は期間の半分）からT REG容量を減算し、データビット
を受信する際にPHASE ERRレジスタにこの値をストロー
ブすることによって計算される。クロックのバックエッ
ジがデータビットを受信した時間をさらに識別するのに
使用される場合、データが正のエッジの前の負のクロッ
クエッジを用いて検出された時に、この値から０．５余
分に減算される。
ＭＦＭデータビットからの無効フェーズエラーを含んで
いるフェーズエラーレジスタ（FHASE_ERR ）６０も備え
ている。この値は、フェーズオフセットレジスタ（通常
は期間の半分）からT REG容量を減算し、データビット
を受信する際にPHASE ERRレジスタにこの値をストロー
ブすることによって計算される。クロックのバックエッ
ジがデータビットを受信した時間をさらに識別するのに
使用される場合、データが正のエッジの前の負のクロッ
クエッジを用いて検出された時に、この値から０．５余
分に減算される。
【００４０】さらにまた、このＤＳＰデータパス２０
は、T REG値がそこから減算される値を含んでフェーズ
エラーをもたらすフェーズオフセットレジスタ（PHASE_
OFFSET）８５も備えている。負のクロックエッジがまず
DATAIN信号出ストローブされる場合には−０．５の追加
オフセットで、フェーズオフセットレジスタの値は期間
レジスタの半分の値となる。これはパイプラインレジス
タであり、フェーズエラー演算の実行を容易にする。
は、T REG値がそこから減算される値を含んでフェーズ
エラーをもたらすフェーズオフセットレジスタ（PHASE_
OFFSET）８５も備えている。負のクロックエッジがまず
DATAIN信号出ストローブされる場合には−０．５の追加
オフセットで、フェーズオフセットレジスタの値は期間
レジスタの半分の値となる。これはパイプラインレジス
タであり、フェーズエラー演算の実行を容易にする。
【００４１】ウィンドウ生成器ブロックは時間レジスタ
（T REG）の値を監視し、その値がゼロに近似すると、
読み取りデータウィンドウ（ＲＤＷ）にトグルを掛け
る。読み取りデータウィンドウに実際トグルを掛ける
と、入力データが読み取りデータウィンドウ近くで受信
され、まず負のクロックエッジによってストローブされ
た場合には著しく修正される。
（T REG）の値を監視し、その値がゼロに近似すると、
読み取りデータウィンドウ（ＲＤＷ）にトグルを掛け
る。読み取りデータウィンドウに実際トグルを掛ける
と、入力データが読み取りデータウィンドウ近くで受信
され、まず負のクロックエッジによってストローブされ
た場合には著しく修正される。
【００４２】図４は詳細に前述したフェーズ調節を実行
する一方法を示す流れ図である。ここで、マルチプレク
サ１００への二入力によって示されるように、フェーズ
調節（FHASE_ADJ ）か、フェーズ調節なし（０）かのい
ずれかが実行される。フェーズ調節が実行されるなら
ば、−１（ブロック１０５）が加算され（ブロック１１
０）か、あるいはT_ADJ に入れられる（ブロック１１
５）。このようにT_ADJ として蓄積された値か、あるい
はPER_M1 （期間−１）かのいずれかに、マルチプレク
サ１２０経由でトグルが掛けられる。その結果加算器ブ
ロック１２３かPER_NOM ／２に生じた値にトグルが掛け
られ、マルチプレクサ１３０で示すように、T_REG _INI
T 初期化信号に応答してT_REG レジスタに入る。そし
て、このT_REG値は加算器ブロック１２３にフィードバ
ックされる。
する一方法を示す流れ図である。ここで、マルチプレク
サ１００への二入力によって示されるように、フェーズ
調節（FHASE_ADJ ）か、フェーズ調節なし（０）かのい
ずれかが実行される。フェーズ調節が実行されるなら
ば、−１（ブロック１０５）が加算され（ブロック１１
０）か、あるいはT_ADJ に入れられる（ブロック１１
５）。このようにT_ADJ として蓄積された値か、あるい
はPER_M1 （期間−１）かのいずれかに、マルチプレク
サ１２０経由でトグルが掛けられる。その結果加算器ブ
ロック１２３かPER_NOM ／２に生じた値にトグルが掛け
られ、マルチプレクサ１３０で示すように、T_REG _INI
T 初期化信号に応答してT_REG レジスタに入る。そし
て、このT_REG値は加算器ブロック１２３にフィードバ
ックされる。
【００４３】次に、図５は詳細に前述した期間調節を実
行する一方法を示す流れ図である。ここで、マルチプレ
クサ２００への二入力によって示されるように、期間調
節か、期間調節なし（０）かのいずれかが実行される。
期間調節が実行されるならば、マルチプレクサ２１０へ
の二入力で示されるように、RER_NOM （呼び期間）の値
がPER_RAW に入れられる（ブロック２０５）か、あるい
は現在の期間が（加算器ブロック２０７を経由して）PE
R_RAW に入れられる。そして、その結果PER_RAW に生じ
る値の限界がチェックされ、限界チェックブロック２１
５において、チェックされた限界値がPER_HI とPER_LO
との間にあるかを見る。その結果として生じる限界値
か、あるいはPER_NOM （呼び期間）かのいずれかが、マ
ルチプレクサ２２５への二入力で示されるように、PER
レジスタ（ブロック２２０）に供給される。その結果PE
Rレジスタに生じる値は、その後加算器ブロック２０７
にフィードバックされる。
行する一方法を示す流れ図である。ここで、マルチプレ
クサ２００への二入力によって示されるように、期間調
節か、期間調節なし（０）かのいずれかが実行される。
期間調節が実行されるならば、マルチプレクサ２１０へ
の二入力で示されるように、RER_NOM （呼び期間）の値
がPER_RAW に入れられる（ブロック２０５）か、あるい
は現在の期間が（加算器ブロック２０７を経由して）PE
R_RAW に入れられる。そして、その結果PER_RAW に生じ
る値の限界がチェックされ、限界チェックブロック２１
５において、チェックされた限界値がPER_HI とPER_LO
との間にあるかを見る。その結果として生じる限界値
か、あるいはPER_NOM （呼び期間）かのいずれかが、マ
ルチプレクサ２２５への二入力で示されるように、PER
レジスタ（ブロック２２０）に供給される。その結果PE
Rレジスタに生じる値は、その後加算器ブロック２０７
にフィードバックされる。
【００４４】図６は、−１（ブロック３０５）をPERに
加算（ブロック３００）し、PER_NOM前述したPER_M1 、
すなわち期間−１を判断して（ブロック３１０）、演算
動作を実行する一方法を示す流れ図である。
加算（ブロック３００）し、PER_NOM前述したPER_M1 、
すなわち期間−１を判断して（ブロック３１０）、演算
動作を実行する一方法を示す流れ図である。
【００４５】また、図７および図８は、PHASE_ADJ 信号
およびPER_ADJ 信号をPHASE_ERR信号から生成すること
を示す流れ図である。ここで、フェーズエラー信号はパ
ラメータβH（ブロック４００）およびパラメータβ
L（ブロック４０５）で乗算される。その結果生じる値
は二入力マルチプレクサ４１０の二入力にそれぞれ供給
される。マルチプレクサ４１０の出力はPHASE_ADJ 値か
PHASE_ADJ 信号を提供する。本実施例においては、フィ
ードバックパラメータ値として、βH＝１／２、βL＝１
／８が使用された。
およびPER_ADJ 信号をPHASE_ERR信号から生成すること
を示す流れ図である。ここで、フェーズエラー信号はパ
ラメータβH（ブロック４００）およびパラメータβ
L（ブロック４０５）で乗算される。その結果生じる値
は二入力マルチプレクサ４１０の二入力にそれぞれ供給
される。マルチプレクサ４１０の出力はPHASE_ADJ 値か
PHASE_ADJ 信号を提供する。本実施例においては、フィ
ードバックパラメータ値として、βH＝１／２、βL＝１
／８が使用された。
【００４６】DELAY信号を生成するには、PHASE_ERROR
信号がパラメータαH（ブロック４１５）およびパラメ
ータαL（ブロック４２０）で乗算される。その結果生
じる値は二入力マルチプレクサ４２５の二入力にそれぞ
れ供給される。マルチプレクサ４２５の出力はDELAY値
かDELAY信号を提供する。本実施例においては、フィー
ドバックパラメータ値として、αH＝１／１６、αL＝１
／１２８が使用された。
信号がパラメータαH（ブロック４１５）およびパラメ
ータαL（ブロック４２０）で乗算される。その結果生
じる値は二入力マルチプレクサ４２５の二入力にそれぞ
れ供給される。マルチプレクサ４２５の出力はDELAY値
かDELAY信号を提供する。本実施例においては、フィー
ドバックパラメータ値として、αH＝１／１６、αL＝１
／１２８が使用された。
【００４７】次に、図９は、PHASE_ERR 信号をPHASE_PE
R 信号かPHASE_PER 値の生成を示す流れ図である。前述
したように、０か０．５かのいずれかの値がマルチプレ
クサ５００経由で選択される。その結果生じる値が期間
PER回数１／２の積に加算される（ブロック５１５）。
この加算結果はPHASE_OFFSET として算入される（ブロ
ック５１５）そして、T_REG 値がPHASE_OFFSET から減
算され（ブロック５２０および５２５）、その結果は三
入力マルチプレクサ５３０の一入力に入れられる。マル
チプレクサ５３０の残りの入力の内一つにはゼロが供給
される。そして、PHASE_ERR 値はマルチプレクサ５３０
の出力値（ブロック５３５）であり、マルチプレクサ５
３０の残り三番目の入力にフィードバックされる。
R 信号かPHASE_PER 値の生成を示す流れ図である。前述
したように、０か０．５かのいずれかの値がマルチプレ
クサ５００経由で選択される。その結果生じる値が期間
PER回数１／２の積に加算される（ブロック５１５）。
この加算結果はPHASE_OFFSET として算入される（ブロ
ック５１５）そして、T_REG 値がPHASE_OFFSET から減
算され（ブロック５２０および５２５）、その結果は三
入力マルチプレクサ５３０の一入力に入れられる。マル
チプレクサ５３０の残りの入力の内一つにはゼロが供給
される。そして、PHASE_ERR 値はマルチプレクサ５３０
の出力値（ブロック５３５）であり、マルチプレクサ５
３０の残り三番目の入力にフィードバックされる。
【００４８】上記説明はクロック情報およびデータをデ
ィジタルデータストリームから分ける分離装置を述べる
ものであるが、クロック情報およびデータをディジタル
データストリームから分ける分離方法も開示するもので
あることは明らかである。特に、データ入力パルスを含
み所定のクロックサイクルレートで計時されるデータス
トリームからデータおよびクロック情報を分ける分離方
法が提供される。開示された方法は、データストリーム
用読み取りデータウィンドウを生成させ、その読み取り
データウィンドウの継続時間の現行最適推定値を期間レ
ジスタ値として期間レジスタに格納するステップと、期
間レジスタ値−１を時間レジスタに入れることによって
時間レジスタ中の値が時間レジスタ値と指定されるステ
ップと、逆カウントサイクルの進行中に各クロックサイ
クルで値１を時間レジスタ値から減算することにより逆
カウントサイクルを実行するステップと、読み取りデー
タウィンドウにトグルを掛け、時間レジスタ値がゼロに
近づく時に新規読み取りデータウィンドウを開始するこ
とにより時間レジスタの残りが残値と指定されるステッ
プとを備えている。
ィジタルデータストリームから分ける分離装置を述べる
ものであるが、クロック情報およびデータをディジタル
データストリームから分ける分離方法も開示するもので
あることは明らかである。特に、データ入力パルスを含
み所定のクロックサイクルレートで計時されるデータス
トリームからデータおよびクロック情報を分ける分離方
法が提供される。開示された方法は、データストリーム
用読み取りデータウィンドウを生成させ、その読み取り
データウィンドウの継続時間の現行最適推定値を期間レ
ジスタ値として期間レジスタに格納するステップと、期
間レジスタ値−１を時間レジスタに入れることによって
時間レジスタ中の値が時間レジスタ値と指定されるステ
ップと、逆カウントサイクルの進行中に各クロックサイ
クルで値１を時間レジスタ値から減算することにより逆
カウントサイクルを実行するステップと、読み取りデー
タウィンドウにトグルを掛け、時間レジスタ値がゼロに
近づく時に新規読み取りデータウィンドウを開始するこ
とにより時間レジスタの残りが残値と指定されるステッ
プとを備えている。
【００４９】以上、望ましくないジッタや速度変動に左
右されるデータストリームからクロック情報およびデー
タを分けることのできるディジタルデータセパレータを
説明した。開示されたデータセパレータはジッタの変化
量に対して重要な許容範囲を示す。
右されるデータストリームからクロック情報およびデー
タを分けることのできるディジタルデータセパレータを
説明した。開示されたデータセパレータはジッタの変化
量に対して重要な許容範囲を示す。
【００５０】なお、本発明のある好ましい特色のみが実
施例でもって示されたが、特許請求の範囲を逸脱するこ
となく多くの修正や変更が可能なことは当業者には明ら
かである。
施例でもって示されたが、特許請求の範囲を逸脱するこ
となく多くの修正や変更が可能なことは当業者には明ら
かである。
【００５１】
【発明の効果】実施例を用いて詳細に説明したように、
本発明のディジタルデータ分離装置またはディジタルデ
ータの分離方法によれば、データストリーム用読み取り
データウィンドウを生成させ、その読み取りデータウィ
ンドウの継続時間の推定値を期間レジスタ値とし格納す
ると共に、期間レジスタ値を時間レジスタに入れること
によって時間レジスタ値を指定する。そして、逆カウン
トサイクルの進行中に各クロックサイクルで値１を時間
レジスタ値から減算することにより逆カウントサイクル
を実行して、読み取りデータウィンドウにトグルを掛
け、時間レジスタ値がゼロに近づく時に新規読み取りデ
ータウィンドウを開始するよう調節する。それによっ
て、時間レジスタの残りが残値と指定され、望ましくな
いジッタや速度変動に左右されることなく、データスト
リームからクロック情報およびデータを分離することが
できる。
本発明のディジタルデータ分離装置またはディジタルデ
ータの分離方法によれば、データストリーム用読み取り
データウィンドウを生成させ、その読み取りデータウィ
ンドウの継続時間の推定値を期間レジスタ値とし格納す
ると共に、期間レジスタ値を時間レジスタに入れること
によって時間レジスタ値を指定する。そして、逆カウン
トサイクルの進行中に各クロックサイクルで値１を時間
レジスタ値から減算することにより逆カウントサイクル
を実行して、読み取りデータウィンドウにトグルを掛
け、時間レジスタ値がゼロに近づく時に新規読み取りデ
ータウィンドウを開始するよう調節する。それによっ
て、時間レジスタの残りが残値と指定され、望ましくな
いジッタや速度変動に左右されることなく、データスト
リームからクロック情報およびデータを分離することが
できる。
【図１】 本発明に係わるディジタルデータセパレータ
のブロック図である。
のブロック図である。
【図２】 図１のディジタルデータセパレータで利用さ
れる主状態処理装置の状態図である。
れる主状態処理装置の状態図である。
【図３】 図１のディジタルデータセパレータで利用さ
れるＤＳＰ（ディジタルデータプロセッサ）状態処理装
置の状態図である。
れるＤＳＰ（ディジタルデータプロセッサ）状態処理装
置の状態図である。
【図４】 フェーズ調節の一実行方法を示す流れ図であ
る。
る。
【図５】 DELAY（遅延）や期間調節の一実行方法を示
す流れ図である。
す流れ図である。
【図６】 期間−１の動作がどのように実行されるかを
示す流れ図である。
示す流れ図である。
【図７】 フェーズ調節に使用されるフィードバックパ
ラメータを示す流れ図である。
ラメータを示す流れ図である。
【図８】 期間調節に使用されるフィードバックパラメ
ータを示す流れ図である。
ータを示す流れ図である。
【図９】 PHASE_ERR信号またはその値の生成を説明す
る流れ図である。
る流れ図である。
１０ ディジタルデータセパレータ １５ データ調整器 ２０ ＤＳＰデータパス ３０ ウィンドウ生成器 ４０ ＤＳＰ状態処理装置 ４５ 主状態処理装置 ５０ 期間レジスタ ５５ 時間レジスタ
Claims (25)
- 【請求項１】 データおよびクロック情報をデータスト
リームから分けるディジタルデータ分離方法において、 期間値を保持するステップと、 時間値を保持するステップと、 期間値に基づき時間値を修正するステップと、 複数のクロックサイクルの各サイクル中に時間値を調節
するステップと、 該時間値に基づき読み取りデータウィンドウを生成させ
るステップとを備えることを特徴とするディジタルデー
タ分離方法。 - 【請求項２】 請求項１記載のディジタルデータ分離方
法において、前記読み取りデータウィンドウの生成ステ
ップは時間値が０．５より小さい場合に読み取りデータ
ウィンドウを生成させることを特徴とするディジタルデ
ータ分離方法。 - 【請求項３】 請求項１記載のディジタルデータ分離方
法において、前記読み取りデータウィンドウの生成ステ
ップは時間値が０より小さい場合に読み取りデータウィ
ンドウを生成させることを特徴とするディジタルデータ
分離方法。 - 【請求項４】 請求項１記載のディジタルデータ分離方
法において、調節された時間値に期間値を加算して新規
カウントサイクルを開始するステップをさらに備えるこ
とを特徴とするディジタルデータ分離方法。 - 【請求項５】 請求項４記載のディジタルデータ分離方
法において、前記データ情報はデータパルスを含んでお
り、前記読み取りデータウィンドウの中心に対して各デ
ータパルスの到着時間を計ることによりそのデータ情報
のフェーズエラーを判断するステップをさらに備えるこ
とを特徴とするディジタルデータ分離方法。 - 【請求項６】 請求項５記載のディジタルデータ分離方
法において、前記フェーズエラーを判断するステップ
は、データ入力パルスを受信する場合に、前記読み取り
データウィンドウの半期間から時間値を減算して、その
結果をフェーズエラーと指定することを特徴とするディ
ジタルデータ分離方法。 - 【請求項７】 請求項５記載のディジタルデータ分離方
法において、前記フェーズエラーを判断するステップ
は、データ入力パルスを受信する場合に、前記読み取り
データウィンドウの半期間の量−約０．５から時間を減
算して、その結果をフェーズエラーと指定することを特
徴とするディジタルデータ分離方法。 - 【請求項８】 請求項６記載のディジタルデータ分離方
法において、フェーズエラーレジスタにフェーズエラー
を格納するステップをさらに備えることを特徴とするデ
ィジタルデータ分離方法。 - 【請求項９】 請求項６記載のディジタルデータ分離方
法において、フェーズエラーを保有する期間値を更新す
るステップをさらに備えることを特徴とするディジタル
データ分離方法。 - 【請求項１０】 請求項６記載のディジタルデータ分離
方法において、フェーズエラーを保有する時間値を更新
するステップをさらに備えることを特徴とするディジタ
ルデータ分離方法。 - 【請求項１１】 請求項６記載のディジタルデータ分離
方法において、フィードバックパラメータとフェーズエ
ラー回数の積で期間値を更新するステップをさらに備え
ることを特徴とするディジタルデータ分離方法。 - 【請求項１２】 請求項６記載のディジタルデータ分離
方法において、フィードバックパラメータとフェーズエ
ラー回数の積で時間値を更新するステップをさらに備え
ることを特徴とするディジタルデータ分離方法。 - 【請求項１３】 データおよびクロック情報をデータス
トリームから分けるディジタルデータ分離方法におい
て、 データストリーム用読み取りデータウィンドウを生成さ
せるステップと、 該読み取りデータウィンドウの継続時間の推定値を期間
レジスタ値として期間レジスタに格納するステップと、 該期間レジスタ値を時間レジスタに入れて時間レジスタ
中の値を時間レジスタ値と指定するステップと、 逆カウントサイクル進行中に各クロックサイクルで時間
レジスタ値を減分して逆カウントサイクルを実行するス
テップと、 前記読み取りデータウィンドウを調節し、時間レジスタ
値がゼロ間近である場合に新規読み取りデータウィンド
ウを開始することにより、時間レジスタに残る値を残値
と指定するステップとを備えることを特徴とするディジ
タルデータ分離方法。 - 【請求項１４】 請求項１３記載のディジタルデータ分
離方法において、前記読み取りデータウィンドウの調節
ステップは、時間レジスタ値が０．５より小さい時にそ
の読み取りデータウィンドウを調節することを特徴とす
るディジタルデータ分離方法。 - 【請求項１５】 請求項１３記載のディジタルデータ分
離方法において、前記読み取りデータウィンドウの調節
ステップは、時間レジスタ値が０より小さい時にその読
み取りデータウィンドウを調節することを特徴とするデ
ィジタルデータ分離方法。 - 【請求項１６】 請求項１３記載のディジタルデータ分
離方法において、期間レジスタ値を時間レジスタに残る
残値に入れて新規逆カウントサイクルを開始するステッ
プをさらに備えることを特徴とするディジタルデータ分
離方法。 - 【請求項１７】 請求項１６記載のディジタルデータ分
離方法において、前記読み取りデータウィンドウの中心
に対して各パルスの到着時間を計ることによりそのデー
タ入力パルスのフェーズエラーを判断するステップをさ
らに備えることを特徴とするディジタルデータ分離方
法。 - 【請求項１８】 請求項１７記載のディジタルデータ分
離方法において、前記フェーズエラーを判断するステッ
プは、データ入力パルスを受信する場合に、前記読み取
りデータウィンドウの半期間から時間値を減算して、そ
の結果をフェーズエラーと指定することを特徴とするデ
ィジタルデータ分離方法。 - 【請求項１９】 請求項１７記載のディジタルデータ分
離方法において、前記フェーズエラーを判断するステッ
プは、データ入力パルスを受信する場合に、前記読み取
りデータウィンドウの半期間の量−約０．５から時間レ
ジスタの値を減算して、その結果をフェーズエラーと指
定することを特徴とするディジタルデータ分離方法。 - 【請求項２０】 請求項１８記載のディジタルデータ分
離方法において、フェーズエラーレジスタにフェーズエ
ラーを格納するステップをさらに備えることを特徴とす
るディジタルデータ分離方法。 - 【請求項２１】 請求項１８記載のディジタルデータ分
離方法において、フェーズエラーを保有する期間レジス
タを更新するステップをさらに備えることを特徴とする
ディジタルデータ分離方法。 - 【請求項２２】 請求項１８記載のディジタルデータ分
離方法において、フェーズエラーを保有する時間レジス
タを更新するステップをさらに備えることを特徴とする
ディジタルデータ分離方法。 - 【請求項２３】 請求項１８記載のディジタルデータ分
離方法において、フィードバックパラメータとフェーズ
エラー回数の積で期間レジスタを更新するステップをさ
らに備えることを特徴とするディジタルデータ分離方
法。 - 【請求項２４】 請求項１８記載のディジタルデータ分
離方法において、フィードバックパラメータとフェーズ
エラー回数の積で時間レジスタを更新するステップをさ
らに備えることを特徴とするディジタルデータ分離方
法。 - 【請求項２５】 データおよびクロック情報をデータス
トリームから分けるディジタルデータ分離装置におい
て、 入力データが供給されるデータパスと、 データパスと有効に連結され、データストリーム用読み
取りデータウィンドウを生成させるウィンドウ生成器
と、 データパスと有効に連結され、該読み取りデータウィン
ドウの継続時間の推定値を期間レジスタ値として格納す
る期間レジスタと、 データパスと有効に連結され、期間レジスタ値を算入す
る時間レジスタであって、その中の値が時間レジスタ値
と指定される時間レジスタと、 データパスと連結され、逆カウントサイクル進行中に各
クロックサイクルで時間レジスタ値を減分して逆カウン
トサイクルを実行する逆カウント手段と、 データパスと連結され、時間レジスタ値が０間近の場合
に新規読み取りデータウィンドウを開始する調節手段と
を備えることを特徴とするディジタルデータ分離装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/247,386 | 1994-05-23 | ||
| US08/247,386 US5598443A (en) | 1994-05-23 | 1994-05-23 | Method and apparatus for separating data and clock from a digital data stream |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07326138A true JPH07326138A (ja) | 1995-12-12 |
Family
ID=22934736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7122053A Pending JPH07326138A (ja) | 1994-05-23 | 1995-05-22 | ディジタルデータストリームからデータを分離するディジタルデータ分離方法および分離装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5598443A (ja) |
| JP (1) | JPH07326138A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828696A (en) * | 1995-03-30 | 1998-10-27 | Lucent Technologies Inc. | Timing recovery in a network-synchronized modem |
| US5835542A (en) * | 1996-07-19 | 1998-11-10 | Utek Semiconductor Corporation | Digital data separator for separating data signals from clock signals in an encoded data stream |
| US6249555B1 (en) | 1997-07-14 | 2001-06-19 | Grass Valley (Us) Inc. | Low jitter digital extraction of data from serial bitstreams |
| US6002279A (en) * | 1997-10-24 | 1999-12-14 | G2 Networks, Inc. | Clock recovery circuit |
| US6104732A (en) * | 1997-10-24 | 2000-08-15 | G-2 Networks, Inc. | Integrated signal routing circuit |
| US6263034B1 (en) | 1998-03-25 | 2001-07-17 | Vitesse Semiconductor Corporation | Circuit and technique for digital reduction of jitter transfer |
| US6377575B1 (en) | 1998-08-05 | 2002-04-23 | Vitesse Semiconductor Corporation | High speed cross point switch routing circuit with word-synchronous serial back plane |
| US6463109B1 (en) | 1998-08-25 | 2002-10-08 | Vitesse Semiconductor Corporation | Multiple channel adaptive data recovery system |
| US6178213B1 (en) | 1998-08-25 | 2001-01-23 | Vitesse Semiconductor Corporation | Adaptive data recovery system and methods |
| JP3715498B2 (ja) * | 2000-02-28 | 2005-11-09 | 富士通株式会社 | 信号制御装置、伝送システム及び信号乗せ換え制御方法 |
| EP1307820B1 (en) * | 2000-06-06 | 2014-07-23 | Vitesse Semiconductor Corporation | Crosspoint switch with switch matrix module |
| US7127017B1 (en) | 2002-07-19 | 2006-10-24 | Rambus, Inc. | Clock recovery circuit with second order digital filter |
| US7126435B2 (en) * | 2003-09-23 | 2006-10-24 | Rambus Inc. | Voltage controlled oscillator amplitude control circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4472818A (en) * | 1981-12-02 | 1984-09-18 | Standard Microsystems Corporation | Data separator |
| US4633488A (en) * | 1984-11-13 | 1986-12-30 | Digital Equipment Corporation | Phase-locked loop for MFM data recording |
| US4796280A (en) * | 1987-11-06 | 1989-01-03 | Standard Microsystems Corporation | Digital data separator |
| US5260842A (en) * | 1992-04-16 | 1993-11-09 | Vtc Inc. | Data separator having an accurate delay circuit |
-
1994
- 1994-05-23 US US08/247,386 patent/US5598443A/en not_active Expired - Lifetime
-
1995
- 1995-05-22 JP JP7122053A patent/JPH07326138A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5598443A (en) | 1997-01-28 |
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