KR100225211B1

KR100225211B1 - 디지탈 데이타 통신 시스템의 타이밍 회복용 장치 및 그 방법

Info

Publication number: KR100225211B1
Application number: KR1019920703019A
Authority: KR
Inventors: 에드워드안토니 캡쿤; 에프라임 아르논
Original assignee: 블레이어 에프.모리슨; 노오던 텔레콤 리미티드
Priority date: 1990-05-31
Filing date: 1991-05-23
Publication date: 1999-10-15
Also published as: CA2082431C; CN1020143C; EP0532696B1; JPH05506554A; US5103464A; AU651827B2; WO1991019371A1; DE69108910D1; EP0532696A1; CA2082431A1; ATE121249T1; AU7876991A; CN1056967A; KR930701036A; NZ238300A; JP2594484B2

Abstract

디지털 통신 시스템, 특히 종합 정보 통신망의 디지털 데이터 신호를 수신하기 위한 장치에 있어서, 다중 단말기가 통상적인 수신기로 전송을 할 때 불규칙 제로-크로싱과 관련된 타이밍 회복 문제점들은 2개의 선저오딘 위치(C1,C2) 사이의 디지털 데이터 신호의 변화 속도를 검촐하여 이 변화 속도와 기준 사이의 차에 따라 디지털 데이터 신호의 샘플링을 제어함으로써 개선된다. 일번적으로 변화 속도는 프레이밍 펄스(F)의 하강 코너, 즉 신호가 한 극성에서 반대 극성으로 전이를 시작하는 점에 대응한다. 쿠너는 훨신 안정하다, 즉 코너 다음에 오는 제로-크로싱은 코너와 관련하여 변하기 때문이다. 전이는 2곳의 불연속적인 위치에서 디지털 데이터 신호를 샘플링하여 2개의 최종적인 샘플들이 선정된 양만큼 진폭 차를 갖을 때를 결정함으로써 결정된다. 2개의 펄스들(C1,C2) 중 1개, 즉 더 큰 진폭을 갖는 펄스(1)이 데이터 회복용으로 사용된다.

Description

[발명의 명칭]

디지털 데이터 통신 시스템의 타임이 회복용 장치 및 그 방법

[발명의 상세한 설명]

[기술적인 분야]

본 발명은 디지털 신호를 송신 및 수시하기 위한 장치 및 방법에 관한 것으로 특히, 종합 정보 통신망 (ISDN)에서 디지털 신호의 타이밍 회복에 응용하기 위한 것이나 다른 응용에도 적용될 수 있다. 본 발명과 공동으로 양도되었으며 1990년 10월 23일자로 특허된 미합중국 특허 제4,915,811호는 이러한 ISDN에 관한 것으로 본 발명의 참고문헌으로 사용되었다.

[배경 기술]

상술한 특허 제4,915,811호에 기술된 바와 같이, 종합 정보 통신망(ISDN)에 있어서, 국제 전시 전화 자문 위원회(CCTT) 권고에 정의된대로 ISDN 전화 가입자 루프는 U-인터페이스 및 T-인터페이스를 포함한다. U-인터페이스 루프는 2-선식전이중(full duplex) 디지털 신호 전송 회선을 포함하고 전화국 또는 교환 종료부(ET)로부터 희로망 종료부(NT)까지 연장된다. 회로망 종료부는 U-인터페이스와 T-인트페이스 사이에서 신호를 결합시키는데, T-인터페이스는 회로망 종류부(NT)와 보통 최소한 1개에서 8개까지의 ISDN 전화 세트를 포함하는 단말 장비(TE) 사이에 송신 및 수신 신호 경로를 제공하기 위한 4-선식 디지털 신호 전송 회선을 포함한다.

회로망 종류부(NT)는 수신 신호 경로 상에서 수신되는 단말 장비(TE)로부터의 정보를 송신 신호 경로 상에서 TE에 송신된 정보와 서로 관련시킬수 있어샤 한다.

ISDN T-인터페이스 표준에 따라 고안된 서로 다른 구성들을 수용할 수 이고, 다수의 단말 장비(TE)로부터 수신된 신호의 평균 위상이 서로 다름에도 불구하고 고타이밍을 추출할 수 있는 회로망 종료부 타이밍 회복 장치를 갖추는 것이 바람직하다.

T-인터페이스용으로 천거된 구성 및 동작 매개변수가 1985년에 공고되고 1986년에 갱신된 CCTT 레드 북, 레이어 1, 명세서 I.430 및 섹션 8.6.3.중 특히 후반부에 기록된 미합중국 국내 표준 T.1.XYZ.1918Y.(ANSI 명세서)에 정의되어 있다.

이들 제안들은 다양한 T-인터페이스 구성을 지지하기 위해 4 종류의 회로망 종류부에 이르는 설비를 포함한다. 이런 특정환느 단 수동 버스, 지점간, 연장된 수동 버스, 및 지점간과 수동 버스를 위한 것이다. 지점간 구성과 연장된 수동 버스 구성을 위한 라운드 트립 지연은 10 내지 42 마이크로세컨드의 범위이다. 단 수동 버스를 위한 라운드 트림 지연은 10 내지 14 마이크로세컨드의 범위 내에 있고, 지점간과 수동 버스의 조합을 위한 라운드 트립 지연은 수동 버스용으로 10 내지 13 마이크로세컨드, 지점간용으로 10 내지 42 마이크로세컨드 범위이다. 연장된 수동 버스의 경우에 있어서, 서로 다른 단말 장비로부터의 신호들 사이의 차이 지연은 0 내지 2 마이크로세컨드 범위 내에 있다.

각각의 회로망 종류부(NT)는 T-인터페이스의 송신 경로 상에서 송신된 신호를 U-인터페이스 상에서 수신하고 있는 신호와 동기시킨다. 서로 다른 단말 장비에 의해 발생되어 지터 및 위상 전이의 양이 서로 다르기 때문에, T-인터페이스의 수신 경로 상에서 수신되는 신호를 동기시키는데는 어려움이 존재한다.

소위 고정 타이밍 회복 시스템에 있어서, 회로망 종료부는 송신되는 프레임의 초기부를 식별하고 (전형적으로 비트 구간보다 짧게) 선정된 길이의 시간을 지연시킨 다음 대응하는 수신 신호에 대한 인입 수신 경로를 샘플링한다. 그러나, 최대루프 길이를 비트 구간보다 짧게 임의로 고정하기 때문에 이 장치는 완벽하게 만족스럽지는 않다.

단말 장비로부터 수신되는 디지털 신호에서 선정된 기준, 즉 제로-크로싱에 대해 샘플링 순간이 다양하게 변하는 적응 타이밍 회복 시스템이 발표되어 있다.

이러한 적응 타이밍 회복 시스템의 결점은 서로 다른 신호에 있어서의 제로-크로싱의 위치가 회로망 종료부와 단말 장비 사이의 거리가 변화함에 따라 달라진다는 것이다.

서로 다른 구성에 대한 적응적 타이밍 회복의 문제점이 IEEE의 ISACAS 85의 회보에 주기적인 위상 점프가 있는 입력 신호에 적응가능한 새로운 위상 동기 발진기란 제목으로 야스유끼 오꾸무라(Yasuyuki Okumura), 가쯔히로 하야시(Kazuhiro Hayahi) 및 유지 이노우에(Yuji Inoue)에 의해 발표되었고, 1986년 IEEE에 ISDN 기본 인터페이스를 위한 회로 설계 및 전송 동작 이란 제목의 논문에 야스유끼 우꾸무라, 디까시 야마모또(Takasi Yamamoto) 및 마사샤 구리바야시((Masaha Kuribayashi)에 의해 발표되었으며, 1987년 7월 21일자로 야스유끼 오꾸무라 및 가쯔히로 하야시에게 허여된 다상 위상 동기 발진기란 제목의 미합중국 특허 제4,682,327호에 발표되어 있고, 이들 모두는 본 발명의 참고 문헌으로 사용되었다. 그들은 다상 위상-동기 발진기를 사용하여 적응적 타이밍 추출 방법을 제안하였다. 이 발진기는 채널로부터 독립적으로 타이밍 클럭 펄스를 추출하고 이어서 수신된 신호로부터 마커를 사용하여 발생된 게이트 신호에 의해 각 채널용의 입력 신호를 분리하는 각각의 개별적인 채널용의 위상-동기 루프를 포함한다.

이 장치는 각 채널이 단일 단말 장비에 할당될 것으로 가정되고 더욱이 복잡한 회로를 필요로 하기 때문에 완벽하게 만적스럽지는 않다.

디지털 데이터를 수신하기 위한 적응적 속도 회복 회로가 1988년 9월 9일자로 허여되고 본 발명의 참고 문헌으로 사용된 캐나다 특허 제1,242,502호에 기술되어 있다.

적응적 속도 회복 회로는 2개의 선택적인 샘플링 순간을 선정된 양만큼 이격시키기 위해 2개의 클럭을 사용한다. 2개의 타이밍 순간과 관련된 사각 함수가 계산되고 이 사각 함수의 신호에 따라 실제의 타이밍 순간이 결정된다. 이것은 2개의 클럭을 사용해야 하고 복잡하기 때문에 완벽하게 만족스럽지는 않다.

본 발명은 이러한 공지된 시스템과 관련된 문제들을 개선하기 위해 추구된다.

[본 발명의 개요]

본 발명의 한 특징에 따르면, 디지털 신호 수신용 장치가 상기 디지털 데이터 신호의 샘플링을 제어하기 위한 타이밍 회복 수단을 포함하고 상기 타이밍 회복 수단은 클럭 신호에 응답하여 상기 디지털 신호를 샘플링하기 위한 수단(12), 위상 오류 신호를 제공하기 위한 수단(16) 및 상기 위상 오류 신호에 응답하여 상기 디지털 신호의 상기 샘플링의 타이밍을 결정하기 위해 상기 클럭 신호를 제어하는 수단을 포함하되,

상기 위상 오류 신호를 제공하는 수단이 최초 전송된 디지털 신호의 코너에 대응하는 샘플링된 디지털 신호의 일부 변화 속도를 1 보 구간 내에서 검출하여 이 변화 속도와 기준 속도의 차에 따라서 상기 위상 오류 신호를 제공하는 동작을 하는 것을 특징으로 한다.

본 발명의 양호한 실시예에서, 상술한 변화 속도는 펄스의 하강 코너에 대응하는 위치, 즉 신호가 한 극성에서 반대 극성으로 전이를 시작하는 점에서 결정된다. ISDN 시스템에서, 전이는 양호하게 프레이밍 비트 F와 다음 비트 L 사이에서 일어난다.

양호하게, 변화 속도를 검출하기 위한 수단은 1 보 구간 내의 2곳의 불연속적인 위치에서 상기 디지털 데이터 신호를 샘플링하여 2개의 샘플이 진폭에 있어서 선정된 양만큼 다른 때를 결정하기 위한 수단을 포함한다. 2개의 펄스 중 1개, 즉 더 큰 진폭을 갖는 쪽이 데이터 회복을 위해 필요한 샘플로서 사용된다. 실제로, 이러한 결정에 의해 프레이밍 펄스와 다음 펄스 사이에 저닝가 일어날 때, 프레이밍 펄스의 하강 에지의 코너에서, 전후 2 점 사이의 변화가 측정된다.

본 발명의 두 번째 특징에 따르면 디지털 신호를 수신하기 위한 장치에 있어서 타이밍을 회복시키는 방법은 클럭 신호에 응답하여 상기 디지털 신호의 각 보를 샘플링하고 위상 오류 신호를 제공하는 단계, 및 상기 위상 오류 신호에 응답하여 상기 디지털 신호의 상기 샘플링 타이밍을 결정하기 위해 상기 클럭 신호를 제어하는 단계를 포함하되,

상기 위상 오류 신호는 최초 전송된 디지털 신호의 코너에 대응하는 샘플링된 디지털 신호의 일부분의 변화 속도와 기존 속도 사이의 차에 따라서 결정되는 것을 특징으로 한다.

[도면의 간단한 설명]

제1도는 ISDN 디지털 데이터 전송 시스템용 수신기의 타이밍 회복부의 개략적인 블록도이다.

제2도는 타이밍 회복 시스템의 A/D 변환기, 필터 및 위상 검출기부에 대한 타이밍도이다.

제3도는 타이밍 회복 시스템의 위상 전이 제어부에 대한 타이밍도이다.

제4도는 A/D 변환기의 샘플링되는 점을 조정하는 위상 전이기에 대한 타이밍도이다.

[본 발명을 수행하기 위한 모드(들)]

제1도를 참조하면, 종합 정보 통신망(ISDN)용 수신기는 타이밍 회복 회로의 입력에 인가되는 디지털 데이터 신호 RECEIVE로부터 타이밍을 회복시키는데 사용되는 터지털 위상 동기 루프의 형태로 타이밍 회복 회로를 포함한다. RECEIVE신호는 ISDN 프로토콜에 따라 프레임되며, 각 프레임은 각 프레임의 개시부에 프레이밍 비트 F를 포함한다. RECEIVE 신호는 저역 통과 필터(10)를 경우하여 A/D변환기(12)에 인가되는데, 이 변환기는 한 쌍의 샘플 S1 및 S2를 생성하기 위해 각각의 보 내에서 2번씩 샘플링한다. 샘플 중 1개, S1이 슬라이서(14)에 인가되는데, 그 출력이 회복된 데이터이다.

이러한 샘플 S1 및 S2의 쌍들은 프레임 검출기(18)에 의해 RECEIVE 신호로부터 유도되는 인에이블 신호 ENABLE에 의해 인에이블되는 위상 검출기(16)에 인가된다. 위상 검출기(16)는 선정된 최적지로부터의 샘풀링 순간의 이탈을 결정하여 각 프레임당 1번씩 위상 오류 신호 Ve를 생성하기 위해 샘플 쌍을 처리한다. 위상 검출기(16)는 실제로 각각의 보에 대한 위상 오류를 계산하지만 각 프레임당, 즉 프레이밍 비트 F의 보 구간 내에서 1번씩만, 위상 오류 신호 Ve를 생성한다.

프레임 검출기(18)는 타이밍이 회복되기 전에 프레임을 검출하는 것이면 어떤 종류도 좋다. 적절한 프레임 검출기의 한 예로서의 판독기는 상술한 특허 제4,965,811호에 기술되어 있다. 모토롤러사의 S/T 송수신기 MC145474가 또한 적절한 프레임 검출기를 사용한다.

위상 오류 신호 Ve는 위상 제어 신호 Vx를 생성하기 위해 위상 오류 신호에서 고주파 지터 성분을 제거하는 루프 필터(20)에 의해 여과된다. 위상 전이 제어수단(22)은 여과된 위상 오류 제어 신호 Vx의 부호를 결정하고 이 부호에 따라 ADVANCE 신호 또는 RETARD 신호 중 하나를 발생시킨다. ADVANCE 및 RETARD 신호들은 A/D 변환기(12)를 제어하는 전이된 A/D 클럭의 위상을 변화시키도록 위상 전이 수단(24)을 제어한다.

저역 통과 필터(10)는 300 KHz의 대역 폭을 갖는 2차워 버터워스 저역 통과 필터를 포함한다. A/D 변환기(12)는 종래 구조의 12 비트 선형 변환기이지만 2개의 샘플 S1 및 S2를 생성하기 위해 각 보 내에서 2번씩 클럭되는 반면, 종래의 타이밍 회복 회로에는 한번만 클럭된다.

제2도를 참조하면, 제2도는 저역 통과 필터(10), A/D 변환기(12) 및 위상 검출기(16)과 관련된 타이밍도 및 신호를 도시한다. 제2(a)도는 상술한 ISDN 표준에 따라 표시된 바와 같이 F, L 및 B1 비트를 포함하는 RECEIVE 신호의 일부를 도시한다. 제2(b)도는 저역 통과 필터(10)에 의해 여과된 후의 신호의 형태를 도시한다.

제2(c)도에 도시된 바와 같이, A/D 변환기(12)를 제어하는 전이된 A/D 클럭은 1 보구간의 1/8만큼 떨어져 있는 한 쌍의 클럭 펄스 C1 및 C2를 포함한다. 클럭 펄스 C1 및 C2는 위치설정되어 정확한 위상이 발견되면 A/D 변환기(12)가 한 쌍의 샘플 S1 및 S2를 각각 생성하기 위해 F 비트의 하강 코너에 걸쳐져 있는 (staddled) 2 위치에서 RECEIVE 신호를 샘플링한다. 2개의 셈플 S1 및 S2는 제2(d)도에 도시된 바와 같이 매 보 구간마다 발생되지만, 프레이밍 비트 F용의 샘플만이 타이밍 회복회로에 의해 사용된다.

수신 신호의 최적 샘플링은 데이터 회복 샘플링 펄스, 이 경우에는 제1 펄스 S1이 이용가능한 위도우 내에서 실절직으로 중심에 놓일 때 얻어진다. 단 수동 버스 구성에 있어서, 이 최적 샘플링은 샘플 S2가 샘플 S1의 80%일 때 얻어지는 것으로 도시되어 있다. 0.80??S1??-??S2??로서 얻어지는 위상 오류 신호 Ve는 샘플링 위상이 최적화되고 2개의 샘플 S1 및 S2가 제2(b)도에 도시된 프레이밍 비트 F의 하강 코너에 걸쳐 있을 때 0이 된다.

제2(e)도, 제2(g)도와 관련하여 다시 제1도를 참조하면, 위상 검출기(16)는 제1 샘플 S1에 계수 0.8을 곱하여 이를 절대값(ABS) 회로(28)에 인가하는 곱셈기(26)를 포함한다. 제2 샘플 S2는 제2 ABS 회로(30)에 집적 인가된다.

ABS 회로(30)의 출력은 산술 논리 연산 회로(ALU;32)에 의해 ABS 회로(28)에서 감산된다. ALU(32)의 출력에서 주어지는 차 신호는 프레이밍 펄스 F와 일치하는 프레임 검출기(18)로부터의 ENABLE 신호에 의해 동작되는 래치(34)에 의해 래치된다.

위상 오류 신호 Ve를 포함하는 래치 [34; 제2(g)도]의 출력은 루프 필터(20)에 의해 여과되어 여과된 위상 오류 신호 Vx가 생상된다. 루프 필터(20)는 집적-및-덤프 종류의 것으로 그 출력인 여과된 위상 오류 신호 Vx의 값을 수정하기 전에 다수의 프레임에 걸쳐 위상 오류 신호 Ve를 가산한다.

위상 전이 제어 수단(22)은 여과된 위상 오류 신호 Vx를 0과 비교하는 디지털 비교기를 포함한다. Vx가 0보다 크면, 위상 전이 제어 수단(22)는 제3도에 도시된 바와 같이, 단일 펄스(ADVANCE)를 발생시켜서 타이밍 순간을 81 나노세컨드만큼 앞당기는데, 이 시간은 보 구간의 1/64에 상당한다. 여과된 위상 전이 제어 신호 Vx가 0보다 작으면, 위상 전이 제어 수단(22)는 단일 펄스(RETARD)를 발생시켜 타이밍 순간을 81 나노세컨드만큼 지연시킨다.

위상 전이기(24)에서 이들 ADVANCE 및 RETARD 펄스들은 각각 6비트 UP/DOWN 계수기(36)의 카운트 다운(DOWN) 및 카운트 엎(UP) 제어 입력에 인가된다. 계수기(36)의 출력은 1/64 곱셈기(MUX; 38)를 제어하는데, 그 출력은 A/D 변환기(12)에 인가되는 전이된 A/D 클럭이다. 곱셈기(38)의 64 입력들은 시스템 클럭에 의해 보당 64번씩 클럭되는 전이 레지스터(40)의 병렬 출력에 접속된다.

클럭-2배기 회로(42)에서, 12.288 MHz의 시스템 클럭(192 KHz 전송 비율에 대해 보당 64 사이클)이 나누기-64 (divide-by-64) 계수기(44)에 인가된다. 나누기-64 계수기(44)의 6 비트 출력은 64 X 1 ROM(46)의 번지를 정하는데 사용된다.

ROM(46)은 보 구간 내의 2개의 샘플 S1 및 S2 의 위치에 대응하는 위치에서 2개의 1의 번지를 포함한다. 특정 실시예에서, 1에 대응하는 제1 비트는 번지 위치(55)에 있고 제2 비트는 번지 위치 (63)에 있다. 나머지 62개의 위치는 0에 의해 점유된다.

시스템 클럭에 의해 클럭된 플립-플롭(48)은 ROM(46)의 출력을 래치하여 이것을 전이 래지스터(40)의 직렬 입력에 인가한다.

ROM(46)이 계수기(44)의 출력에 의해 순차적으로 번지지정되면, RoM(46)을 지나는 비트 스트림은 S1 및 S2 샘플에 대응하는 타이밍 간격으로 1이 개입되어 있는 일련의 0들일 것이다. 이 비트의 순차는 A/D 클럭 신호 [졔4(a)도 참조] 이며 이것은 12. 288 MHx의 시스템 클럭이 제어 하에서 전이 레지스터(40)으로 클럭된다. 2개의 비트가 규정된 간격에서 발생하는 A/D 클럭이 전이 레지스터(40)에 의해 클럭되면, 비트들이 곱셈기(38)에 병렬로 제공되고 전이된 A/D 클럭 신호처럼 곱셈기(38)로부터 A/D 변환기(12)에 공급된다.

제4도는 신호가 앞당기겨지는 지연되는지의 여부에 따라 전이된 A/D 클럭 신호의 서로 다른 다양한 위상들을 도시한다. 제4(a)도에는 클럭-2배기(42)에 의해 전이 레지스터(40)에 인가된 A/D 클럭 신호가 도시되어 있다. 제4(b)도는 실행 샘플링 순간용 전이된 A/D 클럭 신호가 참고로 도시되어 있다. 제4(b)도는 실행 샘플링 순간용 전이된 A/D 클럭이 도시한다. 계수기(36)에 인가된 ADVANCE 펄스는 그 출력이 하강하도록 함으로써, 결과적으로 제4(c)도에 도시된 바와 같이 시스템 클럭의 1개의 보 구간에상당하는 81 나노세컨드만큼, 전이된 A/D 클럭을 앞당긴다. 반대로, 계수기(36)에 인가된 RETARD 펄스는 제4(D)도에 도시된 바와 같이 81 나노세컨드만큼, 전이된 A/D 클럭을 지연시킨다. 그러므로, 시스템 클럭의 주파수, 12.288 MHz는 타이밍 회복 시스템의 분해능을 결정한다.

12.288MHz의 시스템 클럭은 또한 데이터의 송신을 제어하기 위해, 상세하게 도시되지는 않았지만, 송신기(50)에 인가된다.

2개의 샘플 S1 및 S2 사이의 견각, 즉 보 구간의 1/8에 해당하는 간격은 저역 통과 필터(10)의 대역폭, ISDN 단말기용으로 배치된 지터 명세 및 수신된 최초의 펄스, 즉 가장 가까운 단말기로부터 수신된 펄스와, 수신되 최종 펄스, 즉 수신기에 신호를 전송 중인 회선상에서 가장 멀리 있는 다말기로부터 수신된 펄스 사이의 가능한 오버랩의 정도를 기준으로 하여 결정된다. 단 수동 버스 구성을 위한 특정 실시예에 있어서, 지터의 허용치를 365 나노세컨드(5.2 마이크로세컨드의 7%)로 하면 S1과 S2 사이의 간격은 보의 1/8로 감소된다. 그러면, 데이터 추출용으로 사용되는 샘플인 샘플 S1이 실질적으로 오버랩의 중심에서 발생하고 이는 안정된 기준이 된다.

실제로, 2개의 샘플 S1 및 S2가 프레이밍 펄스의 하강 코너에서 경사를 결정하는데 사용된다.

제1 샘플의 80%인 제2 샘플을 사용하는 상술한 특정 실시예는 특히 단 수동루프에 적당하다. 연장된 수동 및 지점간 구성을 위해서는, 더 좁은 대역 폭이 적당하다. 즉 하강 에지의 경사는 편평하게 된다. 이러한 응용에서는, 제1 샘플의 약 35%인, 그러므로 보 구간의 약 1/4만큼 떨어져 있는 제2 샘플과 함께, 150KHz의 대역폭을 갖는 저역 통과 필터(10)를 사용하여 만족스러운 결과가 얻어진다. 10 내지 90% 범위의 펄스 속도를 가지며, 보 구간의 1/2 내지 1/16 만큼 떨어져 있는 100KHz 내지 500 KHz 범위의 저역 통과 필터(10)용 대역폭이 대부분이 ISDN 응용에 만족스러운 성능을 제공한다는 것을 알 수 있다.

본 명세서에 첨부된 청구 범위에 의해 정의된 본 발명의 범위를 벗어나지 않는 다양한 개조 및 변경이 가능하다. 비록 예를 들어 ISDN 신호의 B1, B2 및 D 비트와 같은 소정의 비트가 언제나 전송되는 것은 아니지만, 프레이밍 비트를 대신하여 다른 비트를 사용하는 것도 가능하다. 프레임 비트의 선행부가 하강부 대신 기준으로 사용될 수도 있다. 타이밍을 결정하기 위해 프레이밍 비트를 사용하는 이 점은 언제나 전송된다는 것이다. 그러나, 이것이 프레이밍 비트를 대신하는 대신 비트의 사용을 금하는 것은 아니다.

[산업에의 응용]

긴준으로서 제로-크로싱을 사용하는 타이밍 회복에 관한 본 발명의 실시예의 이점은 제로-크로싱이 전이의 개시보다 후에, 즉 코너 후에 발생하기 때문에, 덜 근본적인 기준으로 생각될 수 있다는 점이다. 실제로, ISDN 신호의 프레이밍 비트에 후속하는 제로-크로싱은 다중 단말기 시스템의 상술한 결과로 인해 코너, 즉 전이의 개시부에 대해 일시적으로 변할 수 있는 반면, 코너는 훨씬 더 안정함을, 즉 다중 단말기 영향으로 인한 변이에 덜 민감함을 알 수있다.

공지된 타이밍 회복은 일반적으로 모든 ISDN S/T 루프 구성을 수용하기 위해 고정 및 적응의 2개의 타이밍 회복 모드를 필요로하지만 본 발명의 실시예에서는 적응 타이밍 회복 회로 1개만으로 타이밍 회복을 취급할 수 있다.

본 발명의 실시예의 또 다른 이점은 디지털 신호 프로세서를 사용하여 용이하게 실행될 수 있다. 특히, 프레임 검출기(18), 위상 검출기(16), 루프 필터(20) 및 위상 전이 제어기(22)는 텍사스 인스트루먼츠의 TMS 320 C25와 같이 DSP를 사용하여 실행된다. 또한 통상적인 설계가 사용된다면, A/D 변환기 (12)는 DSP 내에서 실행된다.

Claims

디지털 신호의 샘플링을 제어하기 위한 타이밍 회복 수단을 포함하는 디지털 신호 수신 장치에 있어서, 상기 타이밍 회복 수단이 클럭 신호에 응답하여 상기 디지털 신호를 샘플링하기 위한 수단(12), 위상 오류 신호에 응답하여 상기 디지털 신호의 상기 샘플링의 타이밍을 결정하기 위해 상기 클럭 신호를 제어하기 위한 수단(16, 18) 및 상기 위상 오류 신호에 응답하여 상기 디지털 신호의 상기 샘플링의 타이밍을 결정하기 위해 상기 클럭 신호를 제어하기 위한 수단920, 22, 24)을 포함하되, 상기 위상 오류 신호를 제공하는 수단이 최초 전송된 디지털 신호의 코너에 대응하는 샘플링된 디지털 신호의 일부분의 변화 속도를 1보 구간 내에서 검출하여 상기 변화 속도와 기존 속도 간의 차에 따라서 상기 위상 오류 신호를 제공하는 동작을 하는 것을 특징으로 하는 디지털 신호 수신 장치.
상기 제1항에 있어서, 상기 샘플링 수단(12)이 상기 일부분을 한정하는 선정된 시간 간격만큼 서로 이격되어 있는 한 쌍의 샘플을 매 보 구간마다 제공하기 위해 각 보 구간에서 2번씩 상기 디지털 신호를 샘플링하고, 상기 제공 수단(16,18)이 상기 한 쌍의 샘플들 중에 제1 샘플의 진폭이 상기 한 쌍의 샘플들 중에 나머지 샘플의 진푹에 대해 선정된 분률만큼인지의 여부에 따라 상기 위상 오류 신호를 제공하는 것을 특징으로 하는 디지털 신호 수신 장치.
제2항에 있어서, 상기 제공 수단(16,18)이 각 보에서의 상기 한 쌍의 샘플들 간의 진폭차를 계산하기 위한 수단(26,28,30,32), 인에이블 신호를 제공하기 위해 상기 디지털 데이터 신호의 프레이밍 비트에 응답하는 프레임 검출 수단(18), 및 상기 계산 수단(26,28,30,32)과 상기 인에이블 신호에 응답하여 매 프레임 구간에서 한번씩 위상 오류 신호를 제공하기 위한 수단(34)을 포함하는 것을 특징으로 하는 디지털 신호 수신 장치.
제2항에 있어서, 상기 한 쌍의 샘플들 중에 상기 나머지 한 샘플을 사용하여 데이터를 추출하는 수단(14)을 더 포함하는 것을 특징으로 하는 디지털 신호 수신 장치.
제3항에 있어서, 각 쌍의 샘플 중 상기 나머지 한 샘플을 사용하여 데이터를 추출하는 수단(14)을 더 포함하는 것을 특징으로 하는 디지털 신호 수신 장치.
제2항에 있어서, 클럭 신호를 제어하는 수단(20,22,24)은 상기 한쌍의 샘플들 간의 차의 부호를 결정하여 상기 부호에 따라 선택적으로 앞당김 신호 또는 지연 신호를 제공하기 위한 수단(22) 및 상기 앞당김 신호 및 지연 신호에 선택적으로 응답하여 상기 클럭 신호의 위상을 가변시키기 위한 수단(24)를 더 포함하는 것을 특징으로 하는 디지털 신호 수신 장치.
제28항에 있어서, 상기 위상 가변 수단(phase varying means : 24)이 제1 클럭 신호와 동일한 주파수에서 제2 클럭 신호를 제공하기 위한 수단(42,44,46,48)을 포함하되, 상기 제2 클럭 신호가 각각의 보에서 선정된 시간 간격만큼 이격되어 있는 2개의 클럭 펄스를 포함하고, 상기 제2 클럭 신호와 상기 앞당김 신호 및 지연 신호에 응답하여 상기 샘플링 수단이 상기 2개의 클럭 펄스에 대응하는 각 보내의 2개의 순간에서 상기 디지털 데이터 신호를 샘플링하도록 제1 클럭 신호를 제공하기 위한 수단(36,38,40)을 포함하는 것을 특징으로 하는 디지털 신호 수신 장치.
제7항에 있어서, 상기 샘플들은 1보 구간의 1/16 내지는 1/2 사이의 간격만큼 이격되어 있으며, 상기 디지털 신호 수신 장치는 대역 폭이 약 100 KHz 내지 약 500 KHz 사이이고, 상기 샘플링 수단에 의해 샘플링하기 이전에 디지털 신호를 필터링하는 저역 필터 수단(10)을 더 포함하는 것을 특징으로 하는 디지털 신호 수신 장치.
제2항에 있어서, 상기 한 쌍의 샘플들이 상기 샘플들 중 큰쪽 진폭의 10 내지 90%만큼 진폭차가 있는 것을 특징으로 하는 디지털 신호 수신 장치.
제9항에 있어서, 상기 한 쌍의 샘플들이 상기 샘플들 중 큰쪽 진폭의 약 20%만큼 진폭차가 있고 보 구간의 1.8만큼 서로 떨어져 있으며, 상기 디지털 신호 수신 장치는 대역 폭이 약 300 KHz 이고 샘플링 수단에 의한 샘플링 이전에 디지털 신호를 필터링하는 저역 필터 수단(10)을 더 포함하는 것을 특징으로 하는 디지털 신호 수신 장치.
제9항에 있어서, 상기 한 쌍의 샘플들이 상기 샘플들 중 큰쪽 진폭의 약 35%만큼 진폭차가 있고 1보 구간의 약 1/4만큼 서로 이격되어 있으며, 상기 디지털 신호 수신 장치는 대역 폭이 150 KHz이고 상기 샘플링 수단에 의한 샘플링이전에 디지털 신호를 필터링하는 저역 필터 수단(10)을 더 포함하는 것을 특징으로 하는 디지털 신호 수신 장치.
제1항 내지 제11항 중 어느 한 항에 있어서, 상기 타이밍 회복 수단이 상기 디지털 신호 중 사익 디지털 신호의 프레이밍 비트의 하강 코너에 대응하는 부분에 대한 상기 변화 속도를 결정하는 역할을 하는 것을 특징으로 하는 디지털 신호 수신 장치.
클럭 신호에 응답하여 디지털 신호의 각 보를 샘플링하고 위상 오류 신호를 제공하는 단계, 상기 위상 오류 신호에 응답하여, 상기 디지털 신호의 상기 샘플링의 타이밍을 결정하기 위해 상기 클럭 신호를 제어하는 단계를 포함하는 디지털 신호를 수신하기 위한 장치의 타이밍을 회복하는 방법에 있어서, 상기 위상 오류 신호의 제공이 최초 전송된 디지털 신호의 코너에 대응하는 샘플링된 디지털 신호의 일부의 변화 속도와 기준 속도 간의 차에 따라서 결정되는 것을 특징으로 하는 타이밍 회복 방법.
제13항에 있어서, 상기 샘플링 단계가 상기 일부분을 한정하는 선정된 시간 간격만큼 서로 이격되어 있는 한 쌍의 샘플을 각 보마다 제공하기 위해 각 보 구간 내에서 2번씩 상기 디지털 신호를 샘플링하고, 상기 위상 오류 신호의 제공 단계가 상기 한 쌍의 샘플 중 제1 샘플이 상기 한 쌍의 샘플들 중 나머지 한 샘플에 대해서 선저오딘 분률을 갖는 지를 결정하는 단계를 포함하는 것을 특징으로 타이밍 회복 방법.
제14항에 있어서, 상기 위상 오류 제어 신호의 제공 단계가 모든 보내에서 한 쌍의 상기 펄스들 사이의 진폭의 차를 계산하여 상기 디지털 신호 내의 프레이밍 비트에 응답하여 인에이블 신호를 제공하고, 상기 차 및 상기 인에이블 신호에 응답하여 각 보 구간 내에서 한번씩 위상 오류 신호를 제공하기 위한 단계를 포함하는 것을 특징으로 하는 타이밍 회복 방법.
제14항에 있어서, 상기 한 쌍의 샘플 중 상기 나머지 한 샘플이 데이터 추출용으로 작용하는 것을 특징으로 하는 타이밍 회복 방법.
제15항에 있어서, 상기 각 쌍의 샘플 중 상기 나머지 한 샘플이 데이터 추출용으로 작용하는 것을 특징으로 하는 타이밍 회복 방법.
제14항에 있어서, 상기 샘플링을 제어하기 상기 단계가 상기 한 쌍의 샘플들 사이의 차의 부호를 결정하는 단계를 포함하고, 상기 부호에 따라 선택적으로 앞당김 신호 또는 지연 신호를 신호에 응답하여 상기 클럭 신호의 위상을 가변시키는 단계를 포함하는 것을 특징으로 하는 타이밍 회복 방법.
제18항에 있어서, 상기 위상 가변 단계가 상술한 제1 클럭 신호와 동일한 주파수에서 제2 클럭 신호를 제공하는 단계를 포함하되, 상기 제2 클럭 신호가 각각의 보에서의 선정된 시간 간격만큼 이격되어 있는 2개의 클럭 펄스를 포함하고, 상기 제어 단계가 또한 상기 2개의 클럭 신호, 상기 앞당김 신호 및 상기 지연 신호에 응답하여 디지털 신호가 상기 2개의 클럭 펄스에 대응하는 각 보 내의 2개의 순간에서 샘플링하도록 제1 클럭 신호를 제공하는 단계를 포함하는 것을 특징으로 하는 타이밍 회복 방법.
제19항에 있어서, 상기 샘플들을 보 간격이 약 1/16 내지 약 1/2의 간격으로 이격되어 있으며, 상기 타임이 회복 방법은 샘플링 이전에 디지털 신호를 필터링하기 위해 약 100 KHz 내지 500 KHz의 대역 폭을 갖는 저역 필터를 사용하는 단계를 포함하는 것을 특징으로 하는 타이밍 회복 방법.
제14항에 있어서, 상기 한 쌍의 샘플들이 상기 샘플들 중 큰쪽 진폭의 10 내지 90％만큼의 진폭차가 있는 것을 특징으로 하는 타이밍 회복 방법.
제14항에 있어서, 상기 한 쌍의 샘플들이 상기 샘플들 중 큰쪽 진폭의 약 20%만큼 진폭 차이가 있고 보 구간의 1/8만큼 서로 이격되어 있으며, 상기 타이밍 회복 방법은 상기 샘플링 이전에 디지털 신호를 필터링하기 위해 대역 폭이 300KHz인 저역 필터를 사용하는 단계를 더 포함하는 것을 특징으로 하는 타이밍 회복 방법.
제21항에 있어서, 상기 한 쌍의 샘플들이 상기 샘플들 중 큰쪽 진폭의 약 35%만큼 진폭차가 있으며 보 구간의 약 1/4만큼 서로 이격되어 있으며, 상기 타이망 회복 방법은 상기 샘플링 단계 이전에 디지털 신호를 필터링하기 위해 대역폭이 150 KHz인 저역 필터를 사용하는 단계를 더 포함하는 것을 특징으로 하는 타이밍 회복 방법.
제13항 내지 제21항 중 어느 한 항에 있어서, 상기 변화 속도가 상기 디지털 신호 중 상기 디지털 신호의 프레이밍 비트의 하강 코너에 대응하는 상기 부분에 의해 결정되는 것을 특징으로 하는 타이밍 회복 방법.