JPH02135832A - タイミング生成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、受信データを識別する為のタイミング信号を
生成するタイミング生成回路に関するものである。

受信データの“１”、“０”を識別する為に、多点サン
プリングと単点サンプリングとがあり、調歩同期式のデ
ータ端末に於いては、データ速度に比較して高速のクロ
ック信号を用いた多点サンプリングにより受信データの
識別が行われる。又同期式のデータ端末に於いては、デ
ータ速度と同一のクロック信号を用いて、受信データの
１ビツトの中央でサンプリングする単点サンプリングが
採用されている。この単点サンプリングに於いては、受
信データの位相に同期したタイミング信号が必要である
。

〔従来の技術〕

同期式の例えばＨＤＬＣ手順を使用するデータ端末装置
は、同期式の回線終端装置に接続され、この回線終端装
置からの送信及び受信のタイミング信号に基づいてデー
タの送信及び受信を行うものである。又比較的低速の非
同期伝送方式或いは多点サンプリングを行う比較的低速
の同期伝送方式に於ける回線終端装置は、前述のタイミ
ング信号を生成する機能を有しないので、同期式のデー
タ端末装置を接続してデータ伝送を行う場合に、タイミ
ング生成回路を設けることになる。

第４図は親局３０と複数の子局４０とを非同期回線で接
続し、ポーリング方式によりデータ伝送を行う場合の伝
送システムの説明図であり、３１４１は同期式のデータ
端末装置、３２，４２゜５２はタイミング生成部、３３
．４３．５３は非同期式の回線終端装置、３４，３５，
４４，４５５４．５５はインタフェース部、３６，４６
゜５６は送信タイミング信号発生回路、３７．４７．５
７は受信タイミング信号生成回路、５１は回線切替回路
である。又ＳＤは送信データ、ＳＴは送信タイミング信
号、ＲＤは受信データ、ＲＴは受信タイミング信号であ
る。

親局３０及び各子局４０に於いては、非同期式の回線終
端装置３３，４３．５３に受信タイミング信号の生成機
能がないので、タイミング生成部３２．４２．５２を設
け、送信タイミング信号発生回路３６．４６．５６から
の送信タイミング信号ＳＴに基づいてデータの送信を行
い、又受信タイミング信号生成回路３７，４７．５７に
於いて受信データから生成した受信タイミング信号ＲＴ
に基づいて受信データＲＤの受信処理を行うものである
。又回線終端装置５３を介して他の子局が接続される。

親局３０から複数の子局４０を順次呼出す吐出信号が送
出され、この呼出信号により指定された子局４０は、送
信データが存在する場合に、回線切替回路５１を制御し
て、データ端末装置４１を上り回線に切替接続する。又
送信タイミング信号発生回路４６からの送信タイミング
信号ＳＴがインタフェース部４４を介してデータ端末装
置４Ｉに加えられ、その送信タイミング信号ＳＴに従っ
て送信データＳＤが送出される。

又親局３０の受信タイミング信号生成回路３７は、各子
局４０から上り回線を介して伝送された応答信号から受
信タイミング信号ＲＴを生成するものであり、インタフ
ェース部３４を介して、この受信タイミング信号ＲＴと
受信データＲＤとがデータ端末装置３１に転送される。

父子局４０の受信タイミング信号生成回路４７は、親局
３０から下り回線を介して伝送された信号から受信タイ
ミング信号ＲＴを生成するものであり、インタフェース
部４４に於いてデータの再生中継を行うと共に、受信タ
イミング信号ＲＴと再生されたデータＲＤとがデータ端
末装置４１に転送される。又受信タイミング信号生成回
路５７は、下位の子局から上り回線を介して伝送された
信号から受信タイミング信号を生成し、インタフェース
部５４に於いてデータの再生中継を行うものである。

第５図は親局と子局との間で伝送される信号のフォーマ
ットの説明図であり、（Ａ）は親局３０から子局４０へ
送出する呼出信号、（Ｂ）は親局３０が受信する子局４
０からの応答信号を示し、Ｆは例えば“０１１１１１１
０”のフラグ、Ａはアドレス情報、Ｃは制御情報、■は
データ、Ｆｅ２はフレームチエツクシーケンスである。

親局３０からは、アドレス情報Ａによって子局４０を指
定した呼出信号が送出され、又フィルイン信号としてフ
ラグＦが用いられる。又子局４０は、呼出信号のアドレ
ス情報Ａによって指定された時に、複数の先頭のフラグ
Ｆ群と、１個の後尾のフラグＦとに挟まれて、アドレス
情１１Ａと制御情ｆｌｃとデータ■とフレームチエツク
シーケンスＦＣ３とからなる応答信号を送出する。そし
て、各子局４０からの応答信号が無い時は、オールマー
ク（オール″１”）となっている。

親局３０からは、少なくともフラグＦのように“０”と
“１”とに変化する信号が送出されるから、タイミング
信号の生成は比較的容易である。

しかし、親局３０に於ける子局４０からの受信信号は、
連続する“１”の後に、応答信号の先頭にフラグＦが複
数個付加されているから、このフラグＦを基にタイミン
グ信号を生成し、その後のアドレス情報Ａ等を識別する
必要がある。

第６図は前述の応答信号等からタイミング信号を生成す
る為の従来例のブロック図を示す。同図に於いて、６１
はフリップフロップ、６２は立上り検出回路、６３は立
下り検出回路、６４はオア回路、６５．６６はアンド回
路、６７．６８は積分回路、６９．７０は比較回路、７
１は可変分周回路、７２は基本クロック発生器、７３は
入力端子、７４はデータの出力端子、７５はタイミング
信号の出力端子である。

受信データは、入力端子７３からフリップフロップ６１
のデータ端子りと、立上り及び立下り検出回路６２．６
３に加えられ、基本クロック発生器７２の基本クロック
信号は、可変分周回路７１により分周されてタイミング
信号として出力され、出力端子７５から出力されると共
に、フリップフロップ６１のクロック端子ＣＫに加えら
れる。

このタイミング信号は、データの中心位置でフリップフ
ロップ６１のクロック端子ＣＫに加えられるように制御
される。

第７図は従来例の動作説明図であり、ｆｌ）〜００は第
６図の各部の同一符号の信号（１）〜Ｑ４）の−例の波
形を示す。入力端子７３に加えられる受信データ（１１
は、立上り検出回路６２と立下り検出回路６３とに加え
られ、立上り検出信号（２）と立下り検出信号（３）と
はオア回路６４を介してエツジ検出信号（４）となる。

又可変分周回路７１からの遅れ位相信号（５）と進み位
相信号（６）とは、出力端子７５から出力されるタイミ
ング信号Ｑ３１の立上りから１／４ビット分のパルス幅
の遅れ位相及び１／４ビット分のパルス幅の進み位相を
示すものであって、アンド回路６５．６６に加えられる
。

例えば、時刻ｔ１．ｔ２．ｔ３に於ける立上り検出信号
（２）が遅れ位相信号（５）のパルス幅内に出力される
と、アンド回路６５から遅れ位相検出信号（７）が積分
回路６７に加えられる。積分回路６７は遅れ位相検出信
号（７）を積分して積分出力信号（９）を比較回路６９
に加えることになり、例えば、時刻２に積分出力信号（
９）が一定の闇値以上となると、位相遅れ補正信号０υ
が“１”となり、闇値以下となると“０”となる。この
位相遅れ補正信号Ｑｌ）が“ｌ”の期間に、可変分周回
路７１に於ける分周比が制御されて、タイミング信号Ｑ
ｍの位相が遅れることになる。

又時刻１５．ｔ６．ｔ７に於ける立下り検出信号（３）
が進み位相信号（６）のパルス幅内に出力されると、ア
ンド回路６６から進み位相検出信号（８）が出力されて
積分回路６８に加えられ、積分出力信号００）は比較回
路７０に加えられる。例えば、時刻ｔ６に積分出力信号
００）が一定の闇値以上となると、位相進み補正信号側
が“１”となり、闇値以下となると“０”となる。この
位相進み補正信号０乃が“１”の期間に、可変分周回路
７１に於ける分周比が制御されて、タイミング信号Ｑ３
）の位相が進むことになる。

従って、フリップフロップ６１のクロック端子ＣＫに位
相が制御されたタイミング信号０′５が加えられ、その
データ端子りに加えられた受信信号（１）は、端子Ｑか
ら出力端子７４に再生データ信号０りとして出力される
。

〔発明が解決しようとする課題〕

前述の従来例のタイミング生成回路は、位相遅れ検出信
号（７）又は位相進み検出信号（８）を積分し、その積
分出力信号（９）又は００）が一定の闇値以上であるか
否かによりタイミング信号の位相を制御するものである
から、受信データ（１）に位相同期したタイミング信号
を生成するまでに、成る程度の時間が必要である。従っ
て、第５図の（Ｂ）に示す応答信号のように、オール″
１”の後のフラグＦによって直ちに最適位相のタイミン
グ信号を生成することは不可能であった。その為、フラ
グＦを複数繰り返し伝送する方式が採用されている。

本発明は、所定ビット数以上連続してマーク又はスペー
スの後の変化点を検出することにより、タイミング信号
の位相を強制的に最適化し、同期引込みの高速化を図る
ことを目的とするものである。

〔課題を解決するための手段〕

本発明のタイミング生成回路は、第１図を参照して説明
すると、受信データの立上りと立下りとを検出する変化
点検出部１と、この変化点検出部１の検出信号を基にタ
イミング信号の位相の遅れ又は進みを判別する位相判別
部２と、この位相判別部２からの判別信号に従って基本
クロック信号の分周比を制御して、タイミング信号の位
相の微調整を行うと共に、強制同期補正信号により受信
データの１／２ビツト位置に強制的に最初のタイミング
信号を出力する可変分周回路３と、受信データが所定ビ
ット数以上連続してマーク又はスペースで、且つ変化点
検出部１からの立下り又は立上り検出信号が加えられた
時に強制同期信号を出力する強制同期制御部４と、この
強制同期制御部４からの強制同期信号がタイミング信号
の所定の位相範囲内の時に、可変分周回路３に加える強
制同期補正信号を出力する強制同期判定部５とを備えた
ものである。

〔作用〕

変化点検出部１による立上り検出信号と立下り検出信号
との位相と、出力されるタイミング信号の位相の関係を
位相判別部２で判別し、タイミング信号が遅れ位相であ
るか進み位相であるかを判別し、それに対応した判別信
号を可変分周回路３に加えて、可変分周回路３の分周比
を制御することにより、タイミング信号の位相を微調整
する。

又オールマーク等の所定ビット数以上連続したマークの
後にスペースが到来した時、或いは所定ビット数連続し
たスペースの後にマークが到来した時に、強制同期制御
部４から強制同期信号を出力する９この強制同期信号が
タイミング信号の所定の位相範囲である時のみ、即ち、
タイミング１８号の立−Ｅりの前後の成る範囲内の時の
み、可変分周回路３に強制同期補正信号を加えて２、こ
の強制同期補正信号から１／２ビツトの位置に最初のタ
イミング信号を出力するように強制制御する。それによ
って、受信データのほぼ中央にタイミング信号が出力さ
れ、受信データの再生を直ちに行うことが可能となる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の実施例のブロック図であり、１１はＤ
型のフリップフロップ、１２は立上り検出回路、１３は
立下り検出回路、１４はオア回路、１５．１６はアンド
回路、１７．１８はＪ−に型のフリップフロップ、１９
は強制同期制御回路、２０，２１．２２はアンド回路、
２３はオア回路、２４は可変分周回路、２５は基本クロ
ック発生器である。立上り検出回路１２と立下り検出回
路１３とにより変化点検出部１が構成され、アンド回路
１５．１６とフリップフロップ１７．１８とにより位相
判別部２が構成され、強制同期制御回路１９とアンド回
路２０とにより強制同期制御部４が構成され、アンド回
路２１．２２とオア回路２３とにより強制同期判定部５
が構成されている。

この実施例は、６個のマーク（“１”）連続の後のスペ
ースじ０”）への変化を検出することにより強制同期化
を行う場合を示す。その為、強制同期制御回路１９は、
受信データａの“１”をカウントアンプし、“０”によ
りクリアするカウンタを備え、“１”の受信データａが
連続して６個以上入力されると、強制同期検出信号ｋが
出力される。そして、立下り検出信号Ｃのタイミングに
アンド回路２０から強制同期信号ｌが出力される。

又可変分周回路２４からタイミング信号Ｏの立上りの前
後１／４ビツトの範囲のパルス幅の遅れ位相信号ｅと進
み位相信号ｆとがアンド回路２１２２に加えられている
から、強制同期信号ρがこの遅れ位相信号ｅ又は進み位
相信号ｆのパルス幅の範囲内の場合に、オア回路２３を
介して強制同期補正信号ｍが可変分周回路２４に加えら
れて強制同期化が行われる。

又立上り検出回路１２からの立上り検出信号すと、立下
り検出回路１３からの立下り検出信号Ｃとは、オア回路
１４を介してエツジ検出信号ｄとなり、遅れ位相信号ｅ
のパルス幅内の時に、アンド回路１５から位相遅れ検出
信号ｇがフリップフロップ１７のＪ端子に加えられ、又
進み位相信号ｆのパルス幅内の時に、アンド回路１６か
ら位相進み検出信号りがフリップフロップ１８のＪ端子
に加えられる。又フリップフロップ１７．１８のに端子
に、可変分周回路２４からのキャリ信号ｎが加えられ、
このキャリ信号ｎのタイミングに位相遅れ検出信号ｇが
加えられた時に、位相遅れ補正信号ｉが可変分周回路２
４に加えられて、タイミング信号の位相を遅らせるよう
に微調整が行われる。又キャリ信号ｎのタイミングに位
相進み検出信号りが加えられた時に、位相進み補正信号
ｊが可変分周回路２４に加えられて、タイミング信号の
位相を進ませるように微調整が行われる。

第３図は本発明の実施例の動作説明図であり、（ａｌ〜
ｆｐｌは、第２図の各部の信号ａ〜ｐの一例を示し、受
信データａが（ａ）に示す場合、立上り検出信号す及び
立下り検出信号Ｃは、それぞれｆｂｌ、　（Ｃ１に示す
ものとなる。従って、オア回路１４からのエツジ検出信
号ｄは（ｄ）に示すものとなる。

又位相遅れ信号ｅと位相進み信号ｆとは、（ｅ）。

（ｆ）に示すように、（０）のタイミング信号０の立上
り位相の前後の１／４のパルス幅を有するものである。

又強制同期制御回路１９のカウンタ（図示せず）により
受信データａの“１”を連続６個カウントした例えば時
刻Ｔ１に、強制同期検出信号ｋが（ｋ）に示すように“
１′となり、時刻Ｔ２に受信データａが“０”となると
、立下り検出信号Ｃが（Ｃ１に示すように出力されると
共に、強制同期制御回路１９のカウンタがクリアされる
から、強制同期検出信号にも“０”となる。

この時、強制同期検出信号ｋが“０”に立下る直前の“
１”の期間に立下り検出信号Ｃが出力されるから、アン
ド回路２０から強制同期信号ρが（７２）に示すように
出力される。この強制同期信号ｌが例えば、遅れ位相信
号ｅのパルス幅内に出力されることにより、アンド回路
２１とオア回路２３とを介して強制同期補正信号ｍが（
ｍｌに示すように出力され、可変分周回路２４からのタ
イミング信号０は、（０）に示すように、強制的に時刻
Ｔ３のタイミングで立上るように制御される。即ち、強
制同期補正信号ｍのタイミングから１／２ビツトの位置
に立上るタイミング信号となり、それ以降はビット周期
のタイミング信号０となる。

従って、第５図の（Ｂ）の応答信号のように、オール“
１”の連続の後に、指定子局からのデータが到来した場
合に、直ちにそのデータに同期したタイミング信号０を
出力することができる。従って、１個のフラグＦが先頭
に付加されている受信データについても、正しく受信識
別することが可能となる。

又時刻Ｔ４に於いて遅れ位相信号ｅのパルス幅内にエツ
ジ検出信号ｄが出力されると、位相遅れ検出信号ｇが（
［１に示すように出力されてフリップフロップ１７のＪ
端子に加えられ、フリップフロップ１７のＱ端子からの
位相遅れ補正信号ｉはｔｌ）に示すように“１”となる
。又可変分周回路２４からのキャリ信号ｎは、（ｎｌに
示すように、タイミング信号０の立下りのタイミングで
出力されるから、フリップフロップ１７のＱ端子からの
位相遅れ補正信号ｉは時刻Ｔ５に於いて“０”となる。

この位相遅れ補正信号ｉによって、可変分周回路２４の
分周比が制御されて、タイミング信号０の位相が遅れる
ように微調整される。

又時刻Ｔ６に於いて進み位相信号ｆのパルス幅内にエツ
ジ検出信号ｄが出力されると、位相進み検出信号りが（
ｈ）に示すように出力されて、フリップフロップ１８の
Ｊ端子に加えられ、フリ、プフロップ１８のＱ端子から
の位相進み補正信号ｊが（ｊ）に示すように“１”とな
り、次の時刻Ｔ７のキャリ信号ｎにより“０”となる。

この位相進み補正信号ｊにより、可変分周回路２４の分
周比が制御されて、タイミング信号０の位相が進むよう
に微言周整される。

前述のように制御されたタイミング信号０がフリップフ
ロップ１１のクロック端子ＣＫに加えられるから、フリ
ップフロップ１１のデータ端子りに加えられる受信デー
タａは、Ｑ端子から（ρ）に示す再生データｐとして出
力される。即ち、連続マ−りの後のスペースへの立下り
検出により、直ちに所定の位相関係のタイミング信号を
出力することができる。

本発明は、前述の実施例にのみ限定されるものではなく
、各部のゲート回路等は、他の論理構成とすることも可
能である。又所定連続ビット数を６とした場合を示すも
のであるが、フラグＦのビット構成等を考慮して、他の
数値とすることも勿論可能である。

〔発明の効果〕

以上説明したように、本発明は、基本タロ・７り信号を
可変分周回路３により分周してタイミング信号を出力す
るタイミング生成回路に於いて、強制同期制御部４と強
制同期判定部５とを設け、受信データが所定ビット数以
上連続してマーク又はスペースで、変化点検出部１によ
り受信データの立下り又は立上りを検出した時に、強制
同期信号を出力し、この強制同期信号が、タイミング信
号の所定の位相範囲内の時に、強制同期補正信号を可変
分周回路３に加えて、１／２ビット位置に最初のタイミ
ング信号が出力されるように強制制御するものである。

従って、単点サンプリングを可能とするタイミング信号
を直ちに生成することができるもので、受信データに高
速同期化してタイミング信号を生成することができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の実施例
のブロック図、第３図は本発明の実施例の動作説明図、
第４図は伝送システムの説明図、第５図は伝送フォーマ
ントの説明図、第６図は従来例のブロック図、第７図は
従来例の動作説明図である。 １は変化点検出部、２は位相判別部、３は可変分周回路
、４は強制同期制御部、５は強制同期判定部である。 特許出願人　　富士通電装株式会社 代理人弁理士　　　相　谷　昭　司 代理人弁理士　　　渡　邊　弘　− 本発明のＦ理説明図 第１図 本発明の実施例のフ゛ロック図 第２図 本究明の実施例の動作説明図 第３図 従来例のブロック図 ｔｌ 従来例の動作説明図

Claims (1)

1. 【特許請求の範囲】 受信データの立上りと立下りとを検出する変化点検出部
   （１）と、 該変化点検出部（１）の検出信号を基にタイミング信号
   の位相の遅れ進みを判別する位相判別部（２）と、 該位相判別部（２）からの判別信号に従って基本クロッ
   ク信号の分周比を制御して、前記タイミング信号の位相
   の微調整を行うと共に、強制同期補正信号により前記受
   信データの１／２ビット位置に強制的に最初のタイミン
   グ信号を出力する可変分周回路（３）と、 前記受信データが所定ビット数以上連続してマーク（又
   はスペース）で、且つ前記変化点検出部（１）から立下
   り（又は立上り）検出信号が加えられた時に強制同期信
   号を出力する強制同期制御部（４）と、 該強制同期制御部（４）からの強制同期信号が前記タイ
   ミング信号の所定の位相範囲内の時に、前記強制同期補
   正信号を前記可変分周回路（３）に加える強制同期判定
   部（５）とを備えた ことを特徴とするタイミング生成回路。