JPS6320066B2 - - Google Patents
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- JPS6320066B2 JPS6320066B2 JP54024991A JP2499179A JPS6320066B2 JP S6320066 B2 JPS6320066 B2 JP S6320066B2 JP 54024991 A JP54024991 A JP 54024991A JP 2499179 A JP2499179 A JP 2499179A JP S6320066 B2 JPS6320066 B2 JP S6320066B2
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- Japan
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- signal
- bipolar
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- duty ratio
- output
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Links
- 238000001514 detection method Methods 0.000 claims description 17
- 230000005540 biological transmission Effects 0.000 claims description 13
- 238000006243 chemical reaction Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 10
- 230000001360 synchronised effect Effects 0.000 description 5
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 4
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 4
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 3
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 2
Landscapes
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は、データ伝送に於ける汎用化した集積
回路化局内ラインインターフエースに関するもの
である。
回路化局内ラインインターフエースに関するもの
である。
データ伝送に於いて、CCITT勧告による局内
ラインインターフエースが知られており、その中
でクロツク供給装置を外部に設置したセントララ
イズド・クロツク・インターフエースがデイジタ
ル同期網に最も適している。例えば第１図に示す
ように、中央局CTのクロツク供給装置から点線
で示す径路でタイミング情報が各装置Ａ，Ｂに供
給され、このタイミング情報に同期して実線で示
す径路でデータの送受信が行なわれるものであ
り、IFはインターフエースを示す。
ラインインターフエースが知られており、その中
でクロツク供給装置を外部に設置したセントララ
イズド・クロツク・インターフエースがデイジタ
ル同期網に最も適している。例えば第１図に示す
ように、中央局CTのクロツク供給装置から点線
で示す径路でタイミング情報が各装置Ａ，Ｂに供
給され、このタイミング情報に同期して実線で示
す径路でデータの送受信が行なわれるものであ
り、IFはインターフエースを示す。
タイミング情報は、例えば64KHzと8KHzとの
２種類を含むものであり、バイポーラ・バイオレ
ーシヨンを含むバイポーラ信号として伝送され
る。例えば第２図に示すように、データＤは、デ
ユーテイレシオ100％のバイポーラ信号で伝送さ
れ、タイミング情報Ｔは、デユーテイレシオ50％
のバイポーラ・バイオレーシヨンVIOを含むバイ
ポーラ信号で伝送される。データＤとタイミング
情報Ｔとは、データＤの第１ビツトがタイミング
情報Ｔのオクテツト・スタート・パルスOCTに
同期し、データＤの８ビツト毎のワード同期が可
能となつている。
２種類を含むものであり、バイポーラ・バイオレ
ーシヨンを含むバイポーラ信号として伝送され
る。例えば第２図に示すように、データＤは、デ
ユーテイレシオ100％のバイポーラ信号で伝送さ
れ、タイミング情報Ｔは、デユーテイレシオ50％
のバイポーラ・バイオレーシヨンVIOを含むバイ
ポーラ信号で伝送される。データＤとタイミング
情報Ｔとは、データＤの第１ビツトがタイミング
情報Ｔのオクテツト・スタート・パルスOCTに
同期し、データＤの８ビツト毎のワード同期が可
能となつている。
又第３図に示すように、装置A′，B′間で、点
線で示す径路によるタイミング情報伝送と、実線
で示す径路によるデータ伝送とを行なうシステム
も一般的であり、インターフエースIFはデータ
伝送に適合した構成が採用されている。従つてイ
ンターフエースIFはそれぞれのデータ伝送形態
毎に異なる構成のもので製作されており、集積回
路化しても汎用性がないことによりコストアツプ
の一因となつていた。
線で示す径路によるタイミング情報伝送と、実線
で示す径路によるデータ伝送とを行なうシステム
も一般的であり、インターフエースIFはデータ
伝送に適合した構成が採用されている。従つてイ
ンターフエースIFはそれぞれのデータ伝送形態
毎に異なる構成のもので製作されており、集積回
路化しても汎用性がないことによりコストアツプ
の一因となつていた。
本発明は、インターフエースを集積回路化して
小型化すると共に、汎用化して経済化を図ること
を目的とするものである。以下実施例について詳
細に説明する。
小型化すると共に、汎用化して経済化を図ること
を目的とするものである。以下実施例について詳
細に説明する。
第４図及び第５図は本発明の一実施例のインタ
ーフエースのラインドライバ及びラインレシーバ
のブロツク線図であり、BVGはバイポーラ・バ
イオレーシヨン発生回路、BVCはバイポーラ・
バイオレーシヨン制御回路、DL１は遅延回路、
Ｇはゲート回路、OUTは出力回路、Ｔ１は出力
トランス、CLK１は64KHzのクロツク、CLK２
は8KHzのクロツク、Ｄはデータ、phは位相調整
信号、drはデユーテイレシオ制御信号、Ｔ２は入
力トランス、LVDはレベル検出回路、RZ／NRZ
はRZ信号からNRZ信号に変換する変換回路、
BVDはバイポーラ・バイオレーシヨン検出回路、
DL２は遅延回路、NRZ１，NRZ２は受信出力の
NPZ信号、RZは受信出力のRZ信号である。
ーフエースのラインドライバ及びラインレシーバ
のブロツク線図であり、BVGはバイポーラ・バ
イオレーシヨン発生回路、BVCはバイポーラ・
バイオレーシヨン制御回路、DL１は遅延回路、
Ｇはゲート回路、OUTは出力回路、Ｔ１は出力
トランス、CLK１は64KHzのクロツク、CLK２
は8KHzのクロツク、Ｄはデータ、phは位相調整
信号、drはデユーテイレシオ制御信号、Ｔ２は入
力トランス、LVDはレベル検出回路、RZ／NRZ
はRZ信号からNRZ信号に変換する変換回路、
BVDはバイポーラ・バイオレーシヨン検出回路、
DL２は遅延回路、NRZ１，NRZ２は受信出力の
NPZ信号、RZは受信出力のRZ信号である。
第４図のラインドライバによりタイミング情報
を送出する場合は、入力データＤは全“１”と
し、8KHzのクロツクCLK２をバイポーラ・バイ
オレーシヨン発生回路BVGに加えてバイポー
ラ・バイオレーシヨンを発生させ、バイポーラ・
バイオレーシヨン制御回路BVCにより64KHzの
クロツクCLK１を制御し、デユーテイレシオ制
御信号drによりデユーテイレシオ50％として出力
トランスＴ１より第２図のＴに示すようなタイミ
ング情報を送出する。
を送出する場合は、入力データＤは全“１”と
し、8KHzのクロツクCLK２をバイポーラ・バイ
オレーシヨン発生回路BVGに加えてバイポー
ラ・バイオレーシヨンを発生させ、バイポーラ・
バイオレーシヨン制御回路BVCにより64KHzの
クロツクCLK１を制御し、デユーテイレシオ制
御信号drによりデユーテイレシオ50％として出力
トランスＴ１より第２図のＴに示すようなタイミ
ング情報を送出する。
又データを送出する場合は、デユーテイレシオ
制御信号drによりデユーテイレシオ100％とし、
8KHzのクロツクCLK２は入力されない。位相調
整信号phは、ラインドライバ自身の遅延を８ビ
ツト単位に調整する為のものであり、遅延回路
DL１により遅延されたデータＤを送出するか否
かゲート回路Ｇを制御するものである。前述の如
くセントラライズド・クロツク系に於けるインタ
ーフエースとして用いる場合、ラインドライバと
ラインレシーバに同じタイミング情報が与えられ
るが、ラインドライバが送出タイミングとライン
レシーバが受信するタイミングは伝送遅延量だけ
差を生じる。よつて、ラインレシーバでこの差も
含めて計８ビツト遅延して受信されるように、遅
延回路DLIにより遅延したデータＤとゲート回路
Ｇの切換えにより出力回路OUT、出力トランス
Ｔ１を介して送出する。
制御信号drによりデユーテイレシオ100％とし、
8KHzのクロツクCLK２は入力されない。位相調
整信号phは、ラインドライバ自身の遅延を８ビ
ツト単位に調整する為のものであり、遅延回路
DL１により遅延されたデータＤを送出するか否
かゲート回路Ｇを制御するものである。前述の如
くセントラライズド・クロツク系に於けるインタ
ーフエースとして用いる場合、ラインドライバと
ラインレシーバに同じタイミング情報が与えられ
るが、ラインドライバが送出タイミングとライン
レシーバが受信するタイミングは伝送遅延量だけ
差を生じる。よつて、ラインレシーバでこの差も
含めて計８ビツト遅延して受信されるように、遅
延回路DLIにより遅延したデータＤとゲート回路
Ｇの切換えにより出力回路OUT、出力トランス
Ｔ１を介して送出する。
又第５図のラインレシーバに於いて、タイミン
グ情報を受信する場合には、バイポーラ・バイオ
レーシヨンを含むデユーテイレシオ50％のバイポ
ーラ信号を入力トランスＴ２を介して受信し、レ
ベル検出回路LVDによりバイポーラ信号を検出
して変換回路RZ／NRZに加え、その出力信号を
バイポーラ・バイオレーシヨン検出回路BVDに
加えて、バイポーラ・バイオレーシヨンの検出を
行ない、それによつて8KHzのクロツクCLK２を
出力する。又RZ信号RZが64KHzのクロツクCLK
１となる。
グ情報を受信する場合には、バイポーラ・バイオ
レーシヨンを含むデユーテイレシオ50％のバイポ
ーラ信号を入力トランスＴ２を介して受信し、レ
ベル検出回路LVDによりバイポーラ信号を検出
して変換回路RZ／NRZに加え、その出力信号を
バイポーラ・バイオレーシヨン検出回路BVDに
加えて、バイポーラ・バイオレーシヨンの検出を
行ない、それによつて8KHzのクロツクCLK２を
出力する。又RZ信号RZが64KHzのクロツクCLK
１となる。
データＤを受信する場合は、デユーテイレシオ
100％のバイポーラ信号を受信することになり、
変換回路RZ／NRZにより変換したNRZ信号
NRZ１又はNRZ２が受信データとなる。その場
合、遅延回路DL２はラインレシーバに於ける遅
延をオクテツト単位に調整する為のものである。
前述のセントラライズド・クロツク系に於いて
は、装置間のデータ遅延は１ビツト以内に抑える
必要があるが、高速伝送の場合や架間距離が長い
場合に、上記遅延回路DLIの説明で述べたような
オクテツト単位（８ビツト単位）の調整が必要な
とき、受信データとしてはNRZ信号NRZ２が用
いられる。尚このようなオクテツト単位の調整は
ラインドライバ及びラインレシーバの何れか一方
でのみ行なつてもよいし、ラインドライバとライ
ンレシーバの両方で遅延させて、計８ビツトの調
整をしてもよい。又第３図に示すシステムに於い
ては、前述の如き遅延回路DL２による遅延を必
要としないので、受信データとしてはNRZ信号
NRZ１が用いられる。
100％のバイポーラ信号を受信することになり、
変換回路RZ／NRZにより変換したNRZ信号
NRZ１又はNRZ２が受信データとなる。その場
合、遅延回路DL２はラインレシーバに於ける遅
延をオクテツト単位に調整する為のものである。
前述のセントラライズド・クロツク系に於いて
は、装置間のデータ遅延は１ビツト以内に抑える
必要があるが、高速伝送の場合や架間距離が長い
場合に、上記遅延回路DLIの説明で述べたような
オクテツト単位（８ビツト単位）の調整が必要な
とき、受信データとしてはNRZ信号NRZ２が用
いられる。尚このようなオクテツト単位の調整は
ラインドライバ及びラインレシーバの何れか一方
でのみ行なつてもよいし、ラインドライバとライ
ンレシーバの両方で遅延させて、計８ビツトの調
整をしてもよい。又第３図に示すシステムに於い
ては、前述の如き遅延回路DL２による遅延を必
要としないので、受信データとしてはNRZ信号
NRZ１が用いられる。
第６図は本発明の他の実施例のラインレシーバ
の要部ブロツク線図であり、MEMはメモリ、
WRCは書込読出制御回路、Dinは受信入力デー
タ、Doutは受信出力データ、psは局内基準位相
信号であつて、他の第５図と同一符号は同一部分
を示すものである。又第７図は動作説明図であ
り、同図ａは受信入力データ、同図ｂはバイポー
ラ・バイオレーシヨン検出回路BVDのバイオレ
ーシヨン検出信号、同図ｃは局内基準位相信号、
同図ｄは受信出力データのそれぞれ一例を示すも
のである。
の要部ブロツク線図であり、MEMはメモリ、
WRCは書込読出制御回路、Dinは受信入力デー
タ、Doutは受信出力データ、psは局内基準位相
信号であつて、他の第５図と同一符号は同一部分
を示すものである。又第７図は動作説明図であ
り、同図ａは受信入力データ、同図ｂはバイポー
ラ・バイオレーシヨン検出回路BVDのバイオレ
ーシヨン検出信号、同図ｃは局内基準位相信号、
同図ｄは受信出力データのそれぞれ一例を示すも
のである。
受信入力データDinは、第７図ａの＃４ビツト
に示すように、バイポーラ・バイオレーシヨンに
よるフレーム情報が含まれており、バイポーラ・
バイオレーシヨン検出回路BVDによりこのバイ
ポーラ・バイオレーシヨンを検出し、第７図ｂに
示すバイオレーシヨン検出信号を書込読出制御回
路WRCに加え、メモリMEMの書込信号ｗを発
生させて変換回路RZ／NRZにより変換された受
信データの書込みを行なわせ、局内基準位相信号
psに同期した書込読出制御回路WRCからの読出
信号ｒによりメモリMEMの読出しを行なう。従
つて遅延時間が変化した場合に於いても、受信出
力データDoutは局内基準位相信号psに同期した
ものとなり、第５図に示す実施例の遅延回路DL
２の遅延時間を自動的に制御する構成と等価的な
ものとなる。なお第６図に於いては、第５図に示
す各種の出力端子は簡略化の為に図示を省略して
いる。
に示すように、バイポーラ・バイオレーシヨンに
よるフレーム情報が含まれており、バイポーラ・
バイオレーシヨン検出回路BVDによりこのバイ
ポーラ・バイオレーシヨンを検出し、第７図ｂに
示すバイオレーシヨン検出信号を書込読出制御回
路WRCに加え、メモリMEMの書込信号ｗを発
生させて変換回路RZ／NRZにより変換された受
信データの書込みを行なわせ、局内基準位相信号
psに同期した書込読出制御回路WRCからの読出
信号ｒによりメモリMEMの読出しを行なう。従
つて遅延時間が変化した場合に於いても、受信出
力データDoutは局内基準位相信号psに同期した
ものとなり、第５図に示す実施例の遅延回路DL
２の遅延時間を自動的に制御する構成と等価的な
ものとなる。なお第６図に於いては、第５図に示
す各種の出力端子は簡略化の為に図示を省略して
いる。
前述のラインドライバとラインレシーバとを１
チツプに集積回路化することも容易であり、又ラ
インドライバとラインレシーバとを別個のチツプ
で構成することも可能であると共に、数回路を同
一チツプに構成することもできる。又出力トラン
スＴ１や入力トランスＴ２をハイブリツド構成等
により同一チツプ上に実装することもできる。又
タイミング情報としては、64KHzと8KHzとに限
定されるものではなく、伝送ビツトレート等に対
応して任意に選定することができ、又デユーテイ
レシオは50％以外の例えば70％、62.5％等の任意
のレシオに選定することができるものである。
チツプに集積回路化することも容易であり、又ラ
インドライバとラインレシーバとを別個のチツプ
で構成することも可能であると共に、数回路を同
一チツプに構成することもできる。又出力トラン
スＴ１や入力トランスＴ２をハイブリツド構成等
により同一チツプ上に実装することもできる。又
タイミング情報としては、64KHzと8KHzとに限
定されるものではなく、伝送ビツトレート等に対
応して任意に選定することができ、又デユーテイ
レシオは50％以外の例えば70％、62.5％等の任意
のレシオに選定することができるものである。
以上説明したように、本発明は、ラインドライ
バ及びラインレシーバからなるインターフエース
の集積回路化により小型化を図ることができ、又
端子選択によりデータ情報と複数種類のタイミン
グ情報との何れかの送出及び受信が可能であると
共に、伝送システムに対応した送出及び受信が可
能となる。従つて同一種類のラインドライバ及び
ラインレシーバを多量生産することができ、伝送
システムに対応したデータ情報又はタイミング情
報の送出又は受信のインターフエース構成とする
ことにより、コストダウンを図ることができる。
バ及びラインレシーバからなるインターフエース
の集積回路化により小型化を図ることができ、又
端子選択によりデータ情報と複数種類のタイミン
グ情報との何れかの送出及び受信が可能であると
共に、伝送システムに対応した送出及び受信が可
能となる。従つて同一種類のラインドライバ及び
ラインレシーバを多量生産することができ、伝送
システムに対応したデータ情報又はタイミング情
報の送出又は受信のインターフエース構成とする
ことにより、コストダウンを図ることができる。
更にビツト遅延を遅延回路DL１，DL２により
固定的又はメモリMEMと書込読出制御回路
WRCとにより自動的に調整し得る構成を含むこ
とによつて、セントラライズド・クロツク系によ
る局内伝送に於ける遅延を調整して同期伝送を行
なわせることができる。
固定的又はメモリMEMと書込読出制御回路
WRCとにより自動的に調整し得る構成を含むこ
とによつて、セントラライズド・クロツク系によ
る局内伝送に於ける遅延を調整して同期伝送を行
なわせることができる。
第１図はセントラライズド・クロツク系のブロ
ツク線図、第２図はバイポーラ信号のデータ及び
バイポーラ・バイオレーシヨンを含むバイポーラ
信号のタイミング情報の説明図、第３図は一般的
な装置間のデータ伝送システムのブロツク線図、
第４図及び第５図は本発明の一実施例のラインド
ライバ及びラインレシーバのブロツク線図、第６
図は本発明の他の実施例のラインレシーバの要部
ブロツク線図、第７図は第６図の動作説明図であ
る。 BVGはバイポーラ・バイオレーシヨン発生回
路、BVCはバイポーラ・バイオレーシヨン制御
回路、BVDはバイポーラ・バイオレーシヨン検
出回路、DL１，DL２は遅延回路、Ｇはゲート回
路、OUTは出力回路、Ｔ１は出力トランス、Ｔ
２は入力トランス、RZ／NRZは変換回路、LVD
はレベル検出回路、MEMはメモリ、WRCは書
込読出回路である。
ツク線図、第２図はバイポーラ信号のデータ及び
バイポーラ・バイオレーシヨンを含むバイポーラ
信号のタイミング情報の説明図、第３図は一般的
な装置間のデータ伝送システムのブロツク線図、
第４図及び第５図は本発明の一実施例のラインド
ライバ及びラインレシーバのブロツク線図、第６
図は本発明の他の実施例のラインレシーバの要部
ブロツク線図、第７図は第６図の動作説明図であ
る。 BVGはバイポーラ・バイオレーシヨン発生回
路、BVCはバイポーラ・バイオレーシヨン制御
回路、BVDはバイポーラ・バイオレーシヨン検
出回路、DL１，DL２は遅延回路、Ｇはゲート回
路、OUTは出力回路、Ｔ１は出力トランス、Ｔ
２は入力トランス、RZ／NRZは変換回路、LVD
はレベル検出回路、MEMはメモリ、WRCは書
込読出回路である。
Claims (1)
- 【特許請求の範囲】 １ 比較的高速のクロツクにより入力される入力
データをデユーテイレシオ制御信号に応じたデユ
ーテイレシオのバイポーラ信号にして出力する出
力回路と、比較的低速クロツクが入力されると該
クロツクの周期毎に前記バイポーラ信号にバイオ
レーシヨンを生じさせる信号を出力するバイポー
ラ・バイオレーシヨン発生回路と、該バイオレー
シヨン発生回路の出力に応じて前記出力回路を制
御するバイポーラ・バイオレーシヨン制御回路と
を有し、入力データとして全“１”を入力し前記
低速のクロツクを前記バイポーラ・バイオレーシ
ヨン発生回路に入力するとともに前記出力回路に
100％未満の所定のデユーテイレシオを示すデユ
ーテイレシオ制御信号を入力したときにタイミン
グ情報を出力し、前記低速のクロツクを前記バイ
ポーラ・バイオレーシヨン発生回路に入力せず前
記出力回路に100％のデユーテイレシオを示すデ
ユーテイレシオ制御信号を入力したときに入力デ
ータをデユーテイレシオ100％のバイポーラ信号
にして出力するラインドライバと、 入力バイポーラ信号を検出するレベル検出回路
と、該レベル検出回路の出力信号を変換しRZ信
号とNRZ信号を出力する変換回路と、該変換回
路の出力によりバイポーラ・バイオレーシヨンを
検出するバイポーラ・バイオレーシヨン検出回路
とを有し、バイポーラ・バイオレーシヨンを含む
デユーテイレシオ50％のバイポーラ信号を入力し
たときは前記バイポーラ・バイオレーシヨン検出
回路より比較的低速のクロツクを出力するととも
に前記変換回路出力のRZ信号を比較的高速のク
ロツクとして出力し、デユーテイレシオ100％の
バイポーラ信号を入力したときは前記変換回路出
力のNRZ信号を受信データとして出力するライ
ンレシーバとを備え、 前記ラインドライバ及びラインレシーバを集積
回路化したことを特徴とする集積回路化局内ライ
ンインターフエース。 ２ 比較的高速のクロツクにより入力される入力
データをデユーテイレシオ制御信号に応じたデユ
ーテイレシオのバイポーラ信号にして出力する出
力回路と、比較的低速のクロツクが入力されると
該クロツクの周期毎に前記バイポーラ信号にバイ
オレーシヨンを生じさせる信号を出力するバイポ
ーラ・バイオレーシヨン発生回路と、該バイオレ
ーシヨン発生回路の出力に応じて前記出力回路を
制御するバイポーラ・バイオレーシヨン制御回路
とを有し、入力データとして全“１”を入力し前
記低速のクロツクを前記バイポーラ・バイオレー
シヨン発生回路に入力するとともに前記出力回路
に100％未満の所定のデユーテイレシオを示すデ
ユーテイレシオ制御信号を入力したときにタイミ
ング情報を出力し、前記低速のクロツクを前記バ
イポーラ・バイオレーシヨン発生回路に入力せず
前記出力回路に100％のデユーテイレシオを示す
デユーテイレシオ制御信号を入力したときに入力
データをデユーテイレシオ100％のバイポーラ信
号にして出力するラインドライバと、 入力バイポーラ信号を検出するレベル検出回路
と、該レベル検出回路の出力信号を変換しRZ信
号とNRZ信号を出力する変換回路と、該変換回
路の出力によりバイポーラ・バイオレーシヨンを
検出するバイポーラ・バイオレーシヨン検出回路
とを有し、バイポーラ・バイオレーシヨンを含む
デユーテイレシオ50％のバイポーラ信号を入力し
たときは前記バイポーラ・バイオレーシヨン検出
回路より比較的低速のクロツクを出力するととも
に前記変換回路出力のRZ信号を比較的高速のク
ロツクとして出力し、デユーテイレシオ100％の
バイポーラ信号を入力したときは前記変換回路出
力のNRZ信号を受信データとして出力するライ
ンレシーバとを備え、 前記ラインドライバ及びラインレシーバの何れ
か一方又は両方に、装置間のデータ伝送形態に応
じて、データのビツト遅延を固定的又は自動的に
調整する手段を設け、 前記ラインドライバ及びラインレシーバを集積
回路化したことを特徴とする集積回路化局内ライ
ンインターフエース。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2499179A JPS55118118A (en) | 1979-03-02 | 1979-03-02 | Integrated circuit formed intra-office line interface |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2499179A JPS55118118A (en) | 1979-03-02 | 1979-03-02 | Integrated circuit formed intra-office line interface |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55118118A JPS55118118A (en) | 1980-09-10 |
| JPS6320066B2 true JPS6320066B2 (ja) | 1988-04-26 |
Family
ID=12153436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2499179A Granted JPS55118118A (en) | 1979-03-02 | 1979-03-02 | Integrated circuit formed intra-office line interface |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55118118A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5687176A (en) * | 1995-06-09 | 1997-11-11 | Hubbell Incorporated | Zero byte substitution method and apparatus for telecommunications equipment |
-
1979
- 1979-03-02 JP JP2499179A patent/JPS55118118A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55118118A (en) | 1980-09-10 |
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