JPS61206339A - インタフエ−ス速度変換方式 - Google Patents
インタフエ−ス速度変換方式Info
- Publication number
- JPS61206339A JPS61206339A JP60046407A JP4640785A JPS61206339A JP S61206339 A JPS61206339 A JP S61206339A JP 60046407 A JP60046407 A JP 60046407A JP 4640785 A JP4640785 A JP 4640785A JP S61206339 A JPS61206339 A JP S61206339A
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- Japan
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- serial
- parallel
- parallel converting
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/05—Electric or magnetic storage of signals before transmitting or retransmitting for changing the transmission rate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は調歩同期式の同期方式を有するデータ端末を
デジタル網に接続して通信を可能ならしめるインタフェ
ース速度変換方式に関するものである。
デジタル網に接続して通信を可能ならしめるインタフェ
ース速度変換方式に関するものである。
（従来の技術）
第３図は、この種、従来回路の構成を示すブロック図で
、データ端末装置１のデータ送信端子ＳＤから送られる
調歩同期式の送信データは、信号レベル変換回路２によ
りレベル変換がなされ、デジタルインタフェース回路伝
送駆動部３の情報データ入力端子ＢＴ７に入力される。
、データ端末装置１のデータ送信端子ＳＤから送られる
調歩同期式の送信データは、信号レベル変換回路２によ
りレベル変換がなされ、デジタルインタフェース回路伝
送駆動部３の情報データ入力端子ＢＴ７に入力される。
一方、デジタルインタフェース回路伝送駆動部３の情報
データ出力端子ＢＲ７から出力される調歩同期式の受信
データは信号レベル変換回路２により電圧レベル変換さ
れてデータ端末装置１のデータ受信端子ＲＤに入力され
る。デジタルインタフェース回路伝送駆動部３の情報デ
ータ端子ＢＴ６４ 、ＢＲ６４は、符号・復号化回路６
を通じて送受器７と音声信号授受を行なう。デジタルイ
ンタフェース回路伝送駆動部３の信号データ端子ＤＴ
、ＤＲ及びフレームデータ端子ＦＴ、ＦＲはデジタルイ
ンタフェアス回路誤り制御部４と信号の授受を行なう。
データ出力端子ＢＲ７から出力される調歩同期式の受信
データは信号レベル変換回路２により電圧レベル変換さ
れてデータ端末装置１のデータ受信端子ＲＤに入力され
る。デジタルインタフェース回路伝送駆動部３の情報デ
ータ端子ＢＴ６４ 、ＢＲ６４は、符号・復号化回路６
を通じて送受器７と音声信号授受を行なう。デジタルイ
ンタフェース回路伝送駆動部３の信号データ端子ＤＴ
、ＤＲ及びフレームデータ端子ＦＴ、ＦＲはデジタルイ
ンタフェアス回路誤り制御部４と信号の授受を行なう。
またデジタルイ／り７エース回路誤り制御部４はＣＰＵ
５によジ制御される。上記のように、この方式はデータ
端末装置１からの調歩同期式データ金網同期化した８
ｋＨｚでサンプリングして伝送する形式で多点サンプリ
ング方式である。
５によジ制御される。上記のように、この方式はデータ
端末装置１からの調歩同期式データ金網同期化した８
ｋＨｚでサンプリングして伝送する形式で多点サンプリ
ング方式である。
第４図はデジタル通信の伝送フレーム構成の１例を示す
図で、図に示すように伝送フレームはフレーム信号Ｆ、
情報チャンネルＢ （Ｂｏ ＝Ｂｙ ）、信号チャンネ
ルＤより構成される。そしてデジタル通信ではデータと
音声の同時通信を行なうために情報チャンネルＢを時分
割する手段を用いる。
図で、図に示すように伝送フレームはフレーム信号Ｆ、
情報チャンネルＢ （Ｂｏ ＝Ｂｙ ）、信号チャンネ
ルＤより構成される。そしてデジタル通信ではデータと
音声の同時通信を行なうために情報チャンネルＢを時分
割する手段を用いる。
第５図は第３図のデジタルインタフェース回路伝送駆動
部３のブロック図で、６４ ｋＣＨの情報チャンネルＢ
（Ｂｏ ＝Ｂ７）のうちＢｏ−Ｂｓｅ音声、８７ ｋ
データに分割（５６＋８のビットスチールという）した
構成である。
部３のブロック図で、６４ ｋＣＨの情報チャンネルＢ
（Ｂｏ ＝Ｂ７）のうちＢｏ−Ｂｓｅ音声、８７ ｋ
データに分割（５６＋８のビットスチールという）した
構成である。
第５図において、ＦＴはフレーム入力、ＤＴは信号入力
、Ｂｒ６４は情報（Ｂｏ＝Ｂ６）入力、Ｂｒ３は情報（
Ｂ７）入力で、ＦＴ、Ｂｒ３．ＤＴの各入力は初段のラ
ッチ回路８ａで網同期化した８ ｋＨｚのクロックによ
りラッチされる。Ｂｒ６４はシフトレジスタ９ａに入力
されて、網同期化された６ ４ ｋＨｚのクロックでシ
フトされる。ラッチされたフレーム人力ＦＴ、情報（Ｂ
７）入力Ｂ Ｔ ７゜信号人力ＤＴ及びシフトレジスタ
９ａの出力（Ｂ。
、Ｂｒ６４は情報（Ｂｏ＝Ｂ６）入力、Ｂｒ３は情報（
Ｂ７）入力で、ＦＴ、Ｂｒ３．ＤＴの各入力は初段のラ
ッチ回路８ａで網同期化した８ ｋＨｚのクロックによ
りラッチされる。Ｂｒ６４はシフトレジスタ９ａに入力
されて、網同期化された６ ４ ｋＨｚのクロックでシ
フトされる。ラッチされたフレーム人力ＦＴ、情報（Ｂ
７）入力Ｂ Ｔ ７゜信号人力ＤＴ及びシフトレジスタ
９ａの出力（Ｂ。
〜Ｂｓ ）はｓ／ｐ変換回路１０ａに並列入力し、網同
期化した８ ０ ｋＨｚのクロックで直列変換並びに速
度変換される。その後ＮＲＺ−＋ＣＭＩ変換回路１１ａ
で符号変換され、トランス１ 、’ａ’ｚ介して回線に
出力される。一方、回線からの受信データはトランス１
２ｂを介してＣＭＩ→ＮＲＺ変換回路１１ｂで符号変換
され、シフトレジスタ１０ｂに入力される網同期化した
８ ０ ｋＨｚのクロックでシフトされ、並列出力を網
同期化した８ ｋＨｚのクロックでラッチする。なお８
ｂはランチ回路を示す。ＦＲはフレーム出力、ＤＲは信
号出力、ＢＨ３は情報（Ｂ７）出力である。一方、ラッ
チ回路１３でラッチされた情報（Ｂｏ ”−Ｂｓ ）は
電気レベル変換回路２（第３図参照）に並列入力し、網
同期化した６ ４ ｋＨｚのクロックでシフトされ、Ｂ
Ｈ６４の情報（Ｂｏ〜Ｂ６）出力となる。
期化した８ ０ ｋＨｚのクロックで直列変換並びに速
度変換される。その後ＮＲＺ−＋ＣＭＩ変換回路１１ａ
で符号変換され、トランス１ 、’ａ’ｚ介して回線に
出力される。一方、回線からの受信データはトランス１
２ｂを介してＣＭＩ→ＮＲＺ変換回路１１ｂで符号変換
され、シフトレジスタ１０ｂに入力される網同期化した
８ ０ ｋＨｚのクロックでシフトされ、並列出力を網
同期化した８ ｋＨｚのクロックでラッチする。なお８
ｂはランチ回路を示す。ＦＲはフレーム出力、ＤＲは信
号出力、ＢＨ３は情報（Ｂ７）出力である。一方、ラッ
チ回路１３でラッチされた情報（Ｂｏ ”−Ｂｓ ）は
電気レベル変換回路２（第３図参照）に並列入力し、網
同期化した６ ４ ｋＨｚのクロックでシフトされ、Ｂ
Ｈ６４の情報（Ｂｏ〜Ｂ６）出力となる。
（発明が解決しようとする問題点）
しかしながら上期構成の方式では、データ端末装置１か
らのデータを、網同期化した８ ｋＨｚでサンプリング
して伝送を行なっているので、データ端末装置側の伝送
速度が８ ｋＨｚより充分に遅い場合は、この系でも通
信可能であるが８ ｋＨｚに近い場合及びより速い場合
は伝送速度の大きなばらつき、ひいてはビット抜けが生
じるため通信ができなくなるという問題点があった。
らのデータを、網同期化した８ ｋＨｚでサンプリング
して伝送を行なっているので、データ端末装置側の伝送
速度が８ ｋＨｚより充分に遅い場合は、この系でも通
信可能であるが８ ｋＨｚに近い場合及びより速い場合
は伝送速度の大きなばらつき、ひいてはビット抜けが生
じるため通信ができなくなるという問題点があった。
したがって、この発明は前記従来技術が持っていたデー
タ端末装置側の伝送速度がデジタル網の通信速度に近づ
くか、或はより速い場合には通信できないという問題点
を解決したインタフェース速度変換方式を提供すること
である。
タ端末装置側の伝送速度がデジタル網の通信速度に近づ
くか、或はより速い場合には通信できないという問題点
を解決したインタフェース速度変換方式を提供すること
である。
（問題点を解決するための手段）
この発明は前記問題点を解決するため、調歩同期インタ
フェースを有するデータ端末装置を異なった速度のデジ
タル回線に接続使用する系において、データ端末装置と
デジタル（網）インタフェース回路側にそれぞれ直並列
変換回路を設け、データ端末装置側の直並列変換用のク
ロックは独立の発振器より作成したタイミング信号を使
用し、デジタルインタフェース回路側の直並列変換用の
クロックは網同期化したクロノクラ使用し、これらの直
並列変換回路間のデータ授受’ｉ ＣＰＵ等の制御回路
によって行なうようにしたものである。
フェースを有するデータ端末装置を異なった速度のデジ
タル回線に接続使用する系において、データ端末装置と
デジタル（網）インタフェース回路側にそれぞれ直並列
変換回路を設け、データ端末装置側の直並列変換用のク
ロックは独立の発振器より作成したタイミング信号を使
用し、デジタルインタフェース回路側の直並列変換用の
クロックは網同期化したクロノクラ使用し、これらの直
並列変換回路間のデータ授受’ｉ ＣＰＵ等の制御回路
によって行なうようにしたものである。
（作用）
このように構成するとデータ端末装置側の伝送速度がデ
ジタル網側の通信速度より遅い場合は、直並列変換を行
なう時間差の若干の伝送遅延のみでデジタル網を利用し
て調歩同期式のデータ通信を行なうことができる。また
、データ端末装置側のデータ転送速度がデジタル網側の
データ転送速度より早い場合は、データをバッファリン
グする手段を用いることによジ通信が可能になる。
ジタル網側の通信速度より遅い場合は、直並列変換を行
なう時間差の若干の伝送遅延のみでデジタル網を利用し
て調歩同期式のデータ通信を行なうことができる。また
、データ端末装置側のデータ転送速度がデジタル網側の
データ転送速度より早い場合は、データをバッファリン
グする手段を用いることによジ通信が可能になる。
（実施例）
第１図は本発明インタフェース速度変換方式の一実施例
を示すブロック図で、第３図と同じ機能部分には同一の
参照符号を附した。図に示すように４．８ｋｂ／ｓの調
歩同期式の同期方式を採るデータ端末装置１は電気レベ
ル変換回路２を介して直並列変換回路１５と調歩同期方
式で通信をする。なお、データ端末装置１のＲＤは受信
データ端子、ＳＤは送信データ端子で、それぞれ信号レ
ベル変換回路２を介してＲＤ端子は直並列変換回路１５
の送信データ端子ＴｘＤへ、またＳＤ端子は受信データ
端子ＲｘＤに接続される。直並列変換回路Ｉ５のＴ −
ＲＣＬＫは送受信クロック入力端子で、クロック発生回
路１６で作成したクロックを入力する。この実施例では
７６．８ ｋＨｚ （データ端末装置１の通信速度の１
６倍）である。
を示すブロック図で、第３図と同じ機能部分には同一の
参照符号を附した。図に示すように４．８ｋｂ／ｓの調
歩同期式の同期方式を採るデータ端末装置１は電気レベ
ル変換回路２を介して直並列変換回路１５と調歩同期方
式で通信をする。なお、データ端末装置１のＲＤは受信
データ端子、ＳＤは送信データ端子で、それぞれ信号レ
ベル変換回路２を介してＲＤ端子は直並列変換回路１５
の送信データ端子ＴｘＤへ、またＳＤ端子は受信データ
端子ＲｘＤに接続される。直並列変換回路Ｉ５のＴ −
ＲＣＬＫは送受信クロック入力端子で、クロック発生回
路１６で作成したクロックを入力する。この実施例では
７６．８ ｋＨｚ （データ端末装置１の通信速度の１
６倍）である。
一方、デジタルインタフェース回路伝送駆動部３と直並
列変換回路１７とは８ｋｂ／ｓの調歩同期式の通信を行
なう。このデジタルインタフェース回路伝送駆動部３の
情報入力端子ＢＴ７．情報出力端子ＢＲ７はそれぞれ直
並列変換回路１７の送信データ端子ＴｘＤ、受信データ
端子ＲｘＤに接続される。また、直並列変換回路１７の
Ｔ−ＲＣＬＫは送受信クロック入力端子で、網同期化す
る必要性よりデジタルインタフェース回路伝送駆動部３
の８ｋＨｚクロツク出力端子８ ＫＣＬＫと接続する。
列変換回路１７とは８ｋｂ／ｓの調歩同期式の通信を行
なう。このデジタルインタフェース回路伝送駆動部３の
情報入力端子ＢＴ７．情報出力端子ＢＲ７はそれぞれ直
並列変換回路１７の送信データ端子ＴｘＤ、受信データ
端子ＲｘＤに接続される。また、直並列変換回路１７の
Ｔ−ＲＣＬＫは送受信クロック入力端子で、網同期化す
る必要性よりデジタルインタフェース回路伝送駆動部３
の８ｋＨｚクロツク出力端子８ ＫＣＬＫと接続する。
次て、直並列変換回路１５．１７では調歩式データのス
タート・ストップを除去し、並列８ピツトに変換すると
同時に受信デーダ°有”を示すＲｘＲＤＹ端子で、ＣＰ
Ｕ Ｊ ｇに受信データ到来全報知する。ＣＰＵ ７
Ｂは受信した並列データを識別（識別しない場合もある
）し、反対側の直並列変換回路（直並列変換回路１５か
ら受信した場合は直並列変換回路１７又はその逆）にデ
ータを転送するか、又はデジタルインタフェース回路誤
り制御部４にＣＰＵバスを介して転送する。直並列変換
回路１５．１７にＣＰＵパス金介して転送する場合は送
信可能を示すＴｘＲＤＹ端子の状態をセンスし、転送可
能時に、直並列変換回路１５．１７に書き込ｔｒ。
タート・ストップを除去し、並列８ピツトに変換すると
同時に受信デーダ°有”を示すＲｘＲＤＹ端子で、ＣＰ
Ｕ Ｊ ｇに受信データ到来全報知する。ＣＰＵ ７
Ｂは受信した並列データを識別（識別しない場合もある
）し、反対側の直並列変換回路（直並列変換回路１５か
ら受信した場合は直並列変換回路１７又はその逆）にデ
ータを転送するか、又はデジタルインタフェース回路誤
り制御部４にＣＰＵバスを介して転送する。直並列変換
回路１５．１７にＣＰＵパス金介して転送する場合は送
信可能を示すＴｘＲＤＹ端子の状態をセンスし、転送可
能時に、直並列変換回路１５．１７に書き込ｔｒ。
直並列変換回路１５．１７に書き込まれた並列データは
スタート・ストップビットに付加され、調歩同期式の直
列データに変換される。そして直並列変換回路１５から
は送信データ端子ＴｘＤより４、８ｋ ｂ／ｓの速度で
、又直並列変換回路１７からは送信データ端子ＴｘＤよ
り ８ ｋ ｂ／ｓの速度転送され通信を行なう。この
場合のタイミング全第２図に示す。但しくａ） 、 （
ａ’）はデータ端末装置、（ｂ）。
スタート・ストップビットに付加され、調歩同期式の直
列データに変換される。そして直並列変換回路１５から
は送信データ端子ＴｘＤより４、８ｋ ｂ／ｓの速度で
、又直並列変換回路１７からは送信データ端子ＴｘＤよ
り ８ ｋ ｂ／ｓの速度転送され通信を行なう。この
場合のタイミング全第２図に示す。但しくａ） 、 （
ａ’）はデータ端末装置、（ｂ）。
（ｂ′）は速度変換部、（ｅ） 、 （ｅ’）はデジタ
ルインタフェース回路伝送駆動部における状態を示す。
ルインタフェース回路伝送駆動部における状態を示す。
（発明の効果）
以上詳細に説明したように本発明によれば直並列変換回
路を用いた速度変換手段を用いたので線速度８ｋｂ／ｓ
に対してデータ端末装置の伝送速度が４８ｋｂ／ｓであ
っても、８ ｋ ｂ／ｓ以下ならばデータ端末装置の伝
送速度をそこなわないで通信が可能で、また８ ｋ ｂ
／ｓ以上であっても分割通信し、バッファリングする手
段を用いることで通信速度の低減はあるが通信が可能と
なる効果がある。
路を用いた速度変換手段を用いたので線速度８ｋｂ／ｓ
に対してデータ端末装置の伝送速度が４８ｋｂ／ｓであ
っても、８ ｋ ｂ／ｓ以下ならばデータ端末装置の伝
送速度をそこなわないで通信が可能で、また８ ｋ ｂ
／ｓ以上であっても分割通信し、バッファリングする手
段を用いることで通信速度の低減はあるが通信が可能と
なる効果がある。
第１図は本発明インタフェース速度変換方式の一実施例
を示すブロック図、第２図は本発明の伝送タイミングを
示す図、第３図はこの種従来回路を示すブロック図、第
４図はデジタル通信の伝送フレーム構成の１例を示す図
、第５図はデジタルインタフェース回路伝送駆動部のブ
ロック構成図であ−る。 １・・・データ端末装置、２・・・信号レベル変換回路
、３・・・デジタルインタフェース回路伝送駆動部、４
・・・デジタルインタフェース回路誤り制御部、６・・
・符号・復号化回路、７・・・送受器、１５．１７・・
・直並列変換回路、１６・・・クロック発生回路、１８
・・・ＣＰＵ。
を示すブロック図、第２図は本発明の伝送タイミングを
示す図、第３図はこの種従来回路を示すブロック図、第
４図はデジタル通信の伝送フレーム構成の１例を示す図
、第５図はデジタルインタフェース回路伝送駆動部のブ
ロック構成図であ−る。 １・・・データ端末装置、２・・・信号レベル変換回路
、３・・・デジタルインタフェース回路伝送駆動部、４
・・・デジタルインタフェース回路誤り制御部、６・・
・符号・復号化回路、７・・・送受器、１５．１７・・
・直並列変換回路、１６・・・クロック発生回路、１８
・・・ＣＰＵ。
Claims (1)
- 調歩同期式インタフェースを有するデータ端末装置を異
なった速度のデジタル回線に接続使用する系において、
データ端末装置に接続した直並列変換手段とデジタル網
に同期化された直並列変換手段を設け、これらの間のデ
ータの授受を制御手段により制御せしめることを特徴と
するインタフェース速度変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60046407A JPS61206339A (ja) | 1985-03-11 | 1985-03-11 | インタフエ−ス速度変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60046407A JPS61206339A (ja) | 1985-03-11 | 1985-03-11 | インタフエ−ス速度変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61206339A true JPS61206339A (ja) | 1986-09-12 |
Family
ID=12746293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60046407A Pending JPS61206339A (ja) | 1985-03-11 | 1985-03-11 | インタフエ−ス速度変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61206339A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63228844A (ja) * | 1987-03-02 | 1988-09-22 | アメリカン テレフォン アンド テレグラフ カムパニー | 非同期インターフェースと、データモジュールと非同期周辺装置間のデータ結合方法 |
| JPH0223746A (ja) * | 1988-07-13 | 1990-01-25 | Oki Electric Ind Co Ltd | 音声パケット終端回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58538B2 (ja) * | 1975-09-17 | 1983-01-07 | ナショナル住宅産業株式会社 | ケンチクヨウバンノ レンケツシアゲホウ |
-
1985
- 1985-03-11 JP JP60046407A patent/JPS61206339A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58538B2 (ja) * | 1975-09-17 | 1983-01-07 | ナショナル住宅産業株式会社 | ケンチクヨウバンノ レンケツシアゲホウ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63228844A (ja) * | 1987-03-02 | 1988-09-22 | アメリカン テレフォン アンド テレグラフ カムパニー | 非同期インターフェースと、データモジュールと非同期周辺装置間のデータ結合方法 |
| JPH0223746A (ja) * | 1988-07-13 | 1990-01-25 | Oki Electric Ind Co Ltd | 音声パケット終端回路 |
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