JP2594484B2 - ディジタル信号受信装置及び方法 - Google Patents
ディジタル信号受信装置及び方法Info
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- 238000000034 method Methods 0.000 title claims description 25
- 238000011084 recovery Methods 0.000 claims abstract description 33
- 238000005070 sampling Methods 0.000 claims abstract description 31
- 230000008859 change Effects 0.000 claims abstract description 18
- 230000004044 response Effects 0.000 claims description 16
- 238000013075 data extraction Methods 0.000 claims description 3
- 239000000284 extract Substances 0.000 claims description 3
- 238000001914 filtration Methods 0.000 claims 6
- 230000007704 transition Effects 0.000 abstract description 7
- 230000000694 effects Effects 0.000 abstract description 2
- 238000009432 framing Methods 0.000 abstract 1
- 230000010363 phase shift Effects 0.000 description 10
- 230000003044 adaptive effect Effects 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 5
- 238000001514 detection method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000012887 quadratic function Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- QNJOVLAFLJQFBF-UHFFFAOYSA-N 2-octyldodecyl 16-methylheptadecanoate Chemical compound CCCCCCCCCCC(CCCCCCCC)COC(=O)CCCCCCCCCCCCCCC(C)C QNJOVLAFLJQFBF-UHFFFAOYSA-N 0.000 description 1
- 208000021342 Isolated sulfite oxidase deficiency Diseases 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0334—Processing of samples having at least three levels, e.g. soft decisions
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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Description
【発明の詳細な説明】 技術分野の説明 本発明はディジタル信号を送信及び受信する装置及び
方法に関する。特に、統合サービスディジタル網（ISD
N）においてディジタル信号からタイミングを再生する
ために適用できるが、それのみに限定されない。1990年
10月23日に特許された米国特許No.4,965,811は、ISDNネ
ットワークに関し、以下に引例によって説明される。
方法に関する。特に、統合サービスディジタル網（ISD
N）においてディジタル信号からタイミングを再生する
ために適用できるが、それのみに限定されない。1990年
10月23日に特許された米国特許No.4,965,811は、ISDNネ
ットワークに関し、以下に引例によって説明される。
技術的背景 上述の米国特許No.4,965,811で論じられるように、国
際電信電話諮問委員会（CCITT）のリコメンデーション
の中で定義される統合サービスディジタル網（ISDN）に
おいて、ISDN電話加入者ループは、Ｕインタフェースお
よびＴインタフェースを含む。Ｕインタフェースループ
は、２つの完全二重ディジタル信号伝送線を含み、電話
局あるいは交換端局（ET）からネットワーク端局（NT）
に延びる。ネットワーク端局は、ＵインタフェースとＴ
インタフェースの間の信号を結合し、それは、四線式デ
ィジタル信号伝送線を含み、ネットワーク端局（NT）と
端局装置（TE）間に信号パスを送信又は受信し、通常は
少くとも１つ、最高で８までISDN電話を含む。ネットワ
ーク端局（NT）は、端局装置（TE）から、受信信号パス
に受信された情報と送信信号パス上のTEに伝送された情
報との相関を取ることができなければならない。
際電信電話諮問委員会（CCITT）のリコメンデーション
の中で定義される統合サービスディジタル網（ISDN）に
おいて、ISDN電話加入者ループは、Ｕインタフェースお
よびＴインタフェースを含む。Ｕインタフェースループ
は、２つの完全二重ディジタル信号伝送線を含み、電話
局あるいは交換端局（ET）からネットワーク端局（NT）
に延びる。ネットワーク端局は、ＵインタフェースとＴ
インタフェースの間の信号を結合し、それは、四線式デ
ィジタル信号伝送線を含み、ネットワーク端局（NT）と
端局装置（TE）間に信号パスを送信又は受信し、通常は
少くとも１つ、最高で８までISDN電話を含む。ネットワ
ーク端局（NT）は、端局装置（TE）から、受信信号パス
に受信された情報と送信信号パス上のTEに伝送された情
報との相関を取ることができなければならない。
それは、ISDNのＴインタフェース標準と異なる構成に
適応できるネットワーク端局タイミング再生構成を有
し、複数の端局装置（TE）から受信された信号の異なる
平均位相にもかかわらずタイミングを抽出できることが
望ましい。
適応できるネットワーク端局タイミング再生構成を有
し、複数の端局装置（TE）から受信された信号の異なる
平均位相にもかかわらずタイミングを抽出できることが
望ましい。
Ｔインタフェースに対して推薦された構成及び動作パ
ラメータは、CCITTレッドブック中の1985年に発表され1
986年にアップデートされたレイヤ１スペックI.430、及
び1918年のアメリカ標準T1.XYZ（ANSIスペック）中の特
にセクション8.6.3で定義されている。これらのリコメ
ンデーションは、種々のＴインタフェース構成をサポー
トするために最高４つの種類のネットワーク端局を準備
する。これらは、短受動バス、ポイントツーポイント、
拡張受動バス、ポイントツーポイントおよび受動バスで
ある。ポイントツーポイント間及び拡張受動バス構成た
めに往復遅延は10〜42マイクロ秒である。短受動バスに
対して、往復遅延は10〜14マイクロ秒の範囲にあり、拡
張受動バスの場合、異なる端局装置からの信号の間の差
遅延は、０〜２マイクロ秒の範囲にある。
ラメータは、CCITTレッドブック中の1985年に発表され1
986年にアップデートされたレイヤ１スペックI.430、及
び1918年のアメリカ標準T1.XYZ（ANSIスペック）中の特
にセクション8.6.3で定義されている。これらのリコメ
ンデーションは、種々のＴインタフェース構成をサポー
トするために最高４つの種類のネットワーク端局を準備
する。これらは、短受動バス、ポイントツーポイント、
拡張受動バス、ポイントツーポイントおよび受動バスで
ある。ポイントツーポイント間及び拡張受動バス構成た
めに往復遅延は10〜42マイクロ秒である。短受動バスに
対して、往復遅延は10〜14マイクロ秒の範囲にあり、拡
張受動バスの場合、異なる端局装置からの信号の間の差
遅延は、０〜２マイクロ秒の範囲にある。
各ネットワーク端局（NT）はＴインタフェースの送信
パス上に送信された信号とＵインタフェース上で受信さ
れた信号とを同期させる。Ｔインタフェース上の受信パ
スで受信された信号を同期させることは難しい。その理
由は、これらの信号は異なる端局装置によって発生さ
れ、異なる量のジッタ及び位相シフトを有するからであ
る。いわゆる固定タイミング再生システムにおいては、
ネットワーク端局は、送信されるフレームの開始を識別
し、所定の時間長（典型的にはビット周期より小さい）
遅延され、その後、対応の受信信号に対して入力受信信
号パスをサンプルする。しかしながら、この構成は完全
に満足なものではない。というのは、それがビット周期
より小さい最大値ループ長を任意に固定するからであ
る。
パス上に送信された信号とＵインタフェース上で受信さ
れた信号とを同期させる。Ｔインタフェース上の受信パ
スで受信された信号を同期させることは難しい。その理
由は、これらの信号は異なる端局装置によって発生さ
れ、異なる量のジッタ及び位相シフトを有するからであ
る。いわゆる固定タイミング再生システムにおいては、
ネットワーク端局は、送信されるフレームの開始を識別
し、所定の時間長（典型的にはビット周期より小さい）
遅延され、その後、対応の受信信号に対して入力受信信
号パスをサンプルする。しかしながら、この構成は完全
に満足なものではない。というのは、それがビット周期
より小さい最大値ループ長を任意に固定するからであ
る。
適応タイミング再生システムが開示され、そこでは端
局装置から受信されたディジタル信号の中でサンプリン
グ時間が所定の準備、すなわちゼロ交差、によって変え
られる。そのような適応型タイミング再生システムの不
利益は、異なる信号中のゼロ交差の位置が、ネットワー
ク端末と端局装置の間の距離の変化に従って異なるとい
うことである。
局装置から受信されたディジタル信号の中でサンプリン
グ時間が所定の準備、すなわちゼロ交差、によって変え
られる。そのような適応型タイミング再生システムの不
利益は、異なる信号中のゼロ交差の位置が、ネットワー
ク端末と端局装置の間の距離の変化に従って異なるとい
うことである。
異なる構成に対する適応型タイミングの問題は、Yasu
yuki Okumura、Kazuhiro Hayashi、及びYuji Inoueによ
る論文「入力信号が周期的位相ジャンプと適応できる新
しい位相ロック発振器」、ISCAS 85、IEEE、プロシーデ
ィング、Yasuyuki Okumura、Takashi Yamamoto及びMasa
sha Kuribayashiによる論文、「ISDN基本インターフェ
ースに対する回路設計及び伝送実験」、IEEE（1986、及
びYasuyuki Okumura及びKazuhiro Hayashiによる1987年
７月21日に発行された米国特許番号4,682,327「多相位
相ロック発振器」で発表された。これらは、すべて引例
としてこの中に取り入れられている。それらは、多相位
相ロック発振器を使用した適応型タイミング抽出方法を
提案している。この発振器は個々のチャネルに対する位
相ロックループを含んでおり、これは、チャネルから独
立にタイミング・クロックパルスを抽出し、マーカを用
いて受信信号から発生されたゲート信号によって各チャ
ネルに対する入力信号を分離する。
yuki Okumura、Kazuhiro Hayashi、及びYuji Inoueによ
る論文「入力信号が周期的位相ジャンプと適応できる新
しい位相ロック発振器」、ISCAS 85、IEEE、プロシーデ
ィング、Yasuyuki Okumura、Takashi Yamamoto及びMasa
sha Kuribayashiによる論文、「ISDN基本インターフェ
ースに対する回路設計及び伝送実験」、IEEE（1986、及
びYasuyuki Okumura及びKazuhiro Hayashiによる1987年
７月21日に発行された米国特許番号4,682,327「多相位
相ロック発振器」で発表された。これらは、すべて引例
としてこの中に取り入れられている。それらは、多相位
相ロック発振器を使用した適応型タイミング抽出方法を
提案している。この発振器は個々のチャネルに対する位
相ロックループを含んでおり、これは、チャネルから独
立にタイミング・クロックパルスを抽出し、マーカを用
いて受信信号から発生されたゲート信号によって各チャ
ネルに対する入力信号を分離する。
この構成は完全に満足なものではない。というのは、
各チャネルが単一の端局装置に割り当てられ、より複雑
な回路が要求されるからである。
各チャネルが単一の端局装置に割り当てられ、より複雑
な回路が要求されるからである。
1988年９月９日に発行されたカナダ特許番号1,242,50
2は、引例としてこの中に取り入れられ、受信ディジタ
ルデータに対する適応型レート再生回路を開示する。適
応型レート再生回路は、２つのクロックを使用し、所定
量離れた２つのサンプリング時間を供給する。２つのタ
イミング時間に関する二次関数が計算され、実際のタイ
ミング時間は二次関数の符号に従って決定される。これ
は完全に満足なものでない。というのは、それがクロッ
クを使用しかつ複雑であるからである。
2は、引例としてこの中に取り入れられ、受信ディジタ
ルデータに対する適応型レート再生回路を開示する。適
応型レート再生回路は、２つのクロックを使用し、所定
量離れた２つのサンプリング時間を供給する。２つのタ
イミング時間に関する二次関数が計算され、実際のタイ
ミング時間は二次関数の符号に従って決定される。これ
は完全に満足なものでない。というのは、それがクロッ
クを使用しかつ複雑であるからである。
本発明は、そのような既知のシステムに関連する問題
を改良することを目的とする。
を改良することを目的とする。
発明の詳細な説明 本発明の１つの面によると、ディジタル信号を受信す
る装置は、ディジタル信号のサンプリングを制御するタ
イミング再生手段を含む。そのようなタイミング再生手
段は、クロック信号に応答してディジタル信号をサンプ
リングする手段、ボーレート期間内にディジタル信号の
レート変化を検出し、そのレート変化と基準間の差に従
って位相エラー信号を供給する手段、及び位相エラー信
号に応答して、ディジタル信号の前記サンプリングのタ
イミングを決定するためにクロック信号を制御する手段
とを含む。
る装置は、ディジタル信号のサンプリングを制御するタ
イミング再生手段を含む。そのようなタイミング再生手
段は、クロック信号に応答してディジタル信号をサンプ
リングする手段、ボーレート期間内にディジタル信号の
レート変化を検出し、そのレート変化と基準間の差に従
って位相エラー信号を供給する手段、及び位相エラー信
号に応答して、ディジタル信号の前記サンプリングのタ
イミングを決定するためにクロック信号を制御する手段
とを含む。
本発明の好ましい実施例の中で、前述のレート変化
は、パルスの立ち下がり「コーナー」に対応する位置で
決定される。すなわち、その点で、信号は１つの極性か
らもう一方の極性に遷移を始める。ISODシステムにおい
て、その遷移は、好ましくは、フレームビット“F"と次
のビット“L"の間にある。好ましくは、レート変化を検
出する手段は、ボー期間の２つの離散的位置において、
ディジタルデータをサンプリングし、２つのサンプルの
振幅がいつ所定の量異なるかを決定する。２つのパルス
の１つ、すなわち、より大きい振幅を有するパルスは、
データ再生目的のために必要なサンプルとして使用され
る。実際には、フレームパルスおよび次のパルスの間の
遷移において、フレームパルスの立ち下がりエッジのコ
ーナで次々に２点間の変化を測定してそのような決定を
する。
は、パルスの立ち下がり「コーナー」に対応する位置で
決定される。すなわち、その点で、信号は１つの極性か
らもう一方の極性に遷移を始める。ISODシステムにおい
て、その遷移は、好ましくは、フレームビット“F"と次
のビット“L"の間にある。好ましくは、レート変化を検
出する手段は、ボー期間の２つの離散的位置において、
ディジタルデータをサンプリングし、２つのサンプルの
振幅がいつ所定の量異なるかを決定する。２つのパルス
の１つ、すなわち、より大きい振幅を有するパルスは、
データ再生目的のために必要なサンプルとして使用され
る。実際には、フレームパルスおよび次のパルスの間の
遷移において、フレームパルスの立ち下がりエッジのコ
ーナで次々に２点間の変化を測定してそのような決定を
する。
本発明の第２の面によると、クロック信号に応答して
前記ディジタル信号の各ボーをサンプリングし、位相エ
ラー信号を供給し、前記位相エラー信号に応答して、前
記ディジタル信号の前記サンプリングのタイミングを決
定するために前記クロック信号を制御するディジタル信
号受信装置のタイミング再生方法において、前記位相エ
ラー信号の供給は最初に送信されたディジタル信号のコ
ーナに対応するサンプルされたディジタル信号のレート
変化と基準と間の差に従って決定されるステップを有す
る。
前記ディジタル信号の各ボーをサンプリングし、位相エ
ラー信号を供給し、前記位相エラー信号に応答して、前
記ディジタル信号の前記サンプリングのタイミングを決
定するために前記クロック信号を制御するディジタル信
号受信装置のタイミング再生方法において、前記位相エ
ラー信号の供給は最初に送信されたディジタル信号のコ
ーナに対応するサンプルされたディジタル信号のレート
変化と基準と間の差に従って決定されるステップを有す
る。
図面の簡単な説明 図１は、ISDNディジタルデータ伝送システムにおける
受信機のタイミング再生部の方式構成図である。
受信機のタイミング再生部の方式構成図である。
図２は、タイミング再生システムのA/Dコンバータ、
フィルタおよび位相検出器部のタイミング図である。
フィルタおよび位相検出器部のタイミング図である。
図３は、タイミング再生システムの位相シフト制御部
のタイミング図である。
のタイミング図である。
図４は、A/Dコンバータのサンプリング点を調節する
位相シフトのタイミング図である。
位相シフトのタイミング図である。
本発明を実行するためのモード 図１において、統合サービスディジタル網（ISDN）の
中で使用される受信機は、ディジタルの位相ロックルー
プ型のタイミング再生回路を含んでいる。そのタイミン
グ再生回路は、タイミング再生回路の入力に印加される
「受信」ディジタルデータ信号からタイミングを再生す
るために使用される。この受信信号は、ISDNプロトコル
に従って組み立てられ、各フレームの始めにフレームビ
ットＦを含んでいる。受信信号は、ローパスフィルタ10
を介してA/Dコンバータ12に印加され、サンプルS1及びS
2を生じるために各ボー中で２回サンプリングされる。
そのサンプルの一つ、S1は、出力が再生データであるス
ライサ14に印加される。一対のサンプルS1及びS2は位相
検出器16に印加され、それは、フレーム検出手段18によ
って受信信号によって発生されたイネーブル信号によっ
てイネーブルされる。位相検出器16は、所定の最大値か
らのサンプリング時間の偏位を決定するために一対のサ
ンプルを処理し、各フレーム毎に１つの位相エラー信号
Veを生成する。位相検出器16は、実際には各ボーに対す
る位相エラーを計算し、各フレーム、すなわち、フレー
ムビットＦのボー期間毎に、ただ１つの位相エラー信号
Veを発生する。フレーム検出回路18は、タイミングが再
生される前にフレームを検出できるものであればどのよ
うなものでもよい。適当なフレーム検出回路の例とし
て、前述された米国特許No.4,965,811がある。モトロー
ラ社によるS/TトランシーバMC145474もまた、適当なフ
レーム検出器である。位相エラー信号Veは、ループフィ
ルタ20の手段によって濾波される。それは、位相制御信
号Vxを生じるために位相エラー信号Veから高周波ジッタ
成分を除去する。位相シフト制御手段22は、濾波された
位相エラー制御信号Vxの符号を決定し、その符号によっ
て進み信号または遅れ信号を生成する。進み信号及び遅
れ信号は位相シフト手段24を制御し、シフトA/Dクロッ
クの位相を変化させ、それによってA/Dコンバータ12を
制御する。ローパスフィルタ10は、300KHzのバンド幅を
有する２次のバタワース・ローパスフィルタで構成され
る。A/Dコンバータ12は、各ボーの中で２回クロックさ
れ、２つのサンプルS1及びS2を発生させるならば、従来
の12ビットリニアコンバータであってもよい。ところ
が、従来のタイミング再生回路は１つのクロックで１度
クロックされる。
中で使用される受信機は、ディジタルの位相ロックルー
プ型のタイミング再生回路を含んでいる。そのタイミン
グ再生回路は、タイミング再生回路の入力に印加される
「受信」ディジタルデータ信号からタイミングを再生す
るために使用される。この受信信号は、ISDNプロトコル
に従って組み立てられ、各フレームの始めにフレームビ
ットＦを含んでいる。受信信号は、ローパスフィルタ10
を介してA/Dコンバータ12に印加され、サンプルS1及びS
2を生じるために各ボー中で２回サンプリングされる。
そのサンプルの一つ、S1は、出力が再生データであるス
ライサ14に印加される。一対のサンプルS1及びS2は位相
検出器16に印加され、それは、フレーム検出手段18によ
って受信信号によって発生されたイネーブル信号によっ
てイネーブルされる。位相検出器16は、所定の最大値か
らのサンプリング時間の偏位を決定するために一対のサ
ンプルを処理し、各フレーム毎に１つの位相エラー信号
Veを生成する。位相検出器16は、実際には各ボーに対す
る位相エラーを計算し、各フレーム、すなわち、フレー
ムビットＦのボー期間毎に、ただ１つの位相エラー信号
Veを発生する。フレーム検出回路18は、タイミングが再
生される前にフレームを検出できるものであればどのよ
うなものでもよい。適当なフレーム検出回路の例とし
て、前述された米国特許No.4,965,811がある。モトロー
ラ社によるS/TトランシーバMC145474もまた、適当なフ
レーム検出器である。位相エラー信号Veは、ループフィ
ルタ20の手段によって濾波される。それは、位相制御信
号Vxを生じるために位相エラー信号Veから高周波ジッタ
成分を除去する。位相シフト制御手段22は、濾波された
位相エラー制御信号Vxの符号を決定し、その符号によっ
て進み信号または遅れ信号を生成する。進み信号及び遅
れ信号は位相シフト手段24を制御し、シフトA/Dクロッ
クの位相を変化させ、それによってA/Dコンバータ12を
制御する。ローパスフィルタ10は、300KHzのバンド幅を
有する２次のバタワース・ローパスフィルタで構成され
る。A/Dコンバータ12は、各ボーの中で２回クロックさ
れ、２つのサンプルS1及びS2を発生させるならば、従来
の12ビットリニアコンバータであってもよい。ところ
が、従来のタイミング再生回路は１つのクロックで１度
クロックされる。
図２はタイミング図を示し、ローパスフィルタ10、A/
Dコンバータ12及び位相検出器16と関連する信号を示
す。図２（ａ）は、前述のISDNの中で示されるＦ、Ｌ及
びB1を含む受信信号の一部を示す。図２（ｂ）は、ロー
パスフィルタ10によって濾波された後の信号の形を示
す。図２（ｃ）に示されるように、A/Dコンバータ12を
制御するシフトA/Dクロックは１ボー期間の1/8だけ離れ
たクロックパルスC1及びC2を含む。クロックパルスC1及
びC2はこのように配置されているので、正しい位相が検
出されたとき、A/Dコンバーター12は、Ｆビットの立ち
下がりのコーナに広がった２つの位置において受信信号
をサンプルし、それぞれ一対のサンプルS1及びS2を生じ
る。図２（ｄ）に示されるように、２つのサンプルS1及
びS2は、ボー期間毎に生成されるが、フレームビットＦ
を生成するためのサンプルは、タイミング再生回路によ
ってのみ使用される。受信信号の最適のサンプリング
は、データ再生サンプリングパルス、この場合は最初の
パルスS1、が使用されるウィンドウ中で実質的に中心に
置かれるときに得られる。短受動バス構成においては、
この最適サンプリングは、サンプルS2が、サンプルS1の
80パーセントときに得られる。0.80|S1|−|S2|として得
られた位相エラー信号Veは、サンプリング位相が最適化
されるときゼロであり、図２（ｂ）に示されるように、
２つのサンプルS1及びS2は、フレームビットＦの立ち下
がりコーナに広がる。
Dコンバータ12及び位相検出器16と関連する信号を示
す。図２（ａ）は、前述のISDNの中で示されるＦ、Ｌ及
びB1を含む受信信号の一部を示す。図２（ｂ）は、ロー
パスフィルタ10によって濾波された後の信号の形を示
す。図２（ｃ）に示されるように、A/Dコンバータ12を
制御するシフトA/Dクロックは１ボー期間の1/8だけ離れ
たクロックパルスC1及びC2を含む。クロックパルスC1及
びC2はこのように配置されているので、正しい位相が検
出されたとき、A/Dコンバーター12は、Ｆビットの立ち
下がりのコーナに広がった２つの位置において受信信号
をサンプルし、それぞれ一対のサンプルS1及びS2を生じ
る。図２（ｄ）に示されるように、２つのサンプルS1及
びS2は、ボー期間毎に生成されるが、フレームビットＦ
を生成するためのサンプルは、タイミング再生回路によ
ってのみ使用される。受信信号の最適のサンプリング
は、データ再生サンプリングパルス、この場合は最初の
パルスS1、が使用されるウィンドウ中で実質的に中心に
置かれるときに得られる。短受動バス構成においては、
この最適サンプリングは、サンプルS2が、サンプルS1の
80パーセントときに得られる。0.80|S1|−|S2|として得
られた位相エラー信号Veは、サンプリング位相が最適化
されるときゼロであり、図２（ｂ）に示されるように、
２つのサンプルS1及びS2は、フレームビットＦの立ち下
がりコーナに広がる。
再び図１、図２（ｅ）、２（ｆ）及び２（ｇ）の関連
タイミング図において位相検出器16は、マルチプライア
26を含み、それは最初のサンプルS1に0.8を掛け、それ
を絶対値（ABS）回路28に印加する。第２のサンプルS2
は、第２のABS回路30に直接印加される。演算論理回路
（ALU）32はABS回路28の出力から32ABS回路30の出力を
減算する。ALU32の出力で与えられた差信号は、フレー
ムパルスＦと同期するフレーム検出回路18からのイネー
ブル信号によって動作するラッチ手段34によってラッチ
される。
タイミング図において位相検出器16は、マルチプライア
26を含み、それは最初のサンプルS1に0.8を掛け、それ
を絶対値（ABS）回路28に印加する。第２のサンプルS2
は、第２のABS回路30に直接印加される。演算論理回路
（ALU）32はABS回路28の出力から32ABS回路30の出力を
減算する。ALU32の出力で与えられた差信号は、フレー
ムパルスＦと同期するフレーム検出回路18からのイネー
ブル信号によって動作するラッチ手段34によってラッチ
される。
位相エラー信号Veを含んでいる図２（ｇ）のラッチ34
の出力は、ループフィルタ20によって濾波され、濾波さ
れた位相エラー信号Vxを生じる。ループフィルタ20は、
「積分及びダンプ」のようなもので良く、その出力の
値、すなわち濾波された位相エラー信号Vx、を修正する
前に数フレームの間位相エラー信号Veが加算される。
の出力は、ループフィルタ20によって濾波され、濾波さ
れた位相エラー信号Vxを生じる。ループフィルタ20は、
「積分及びダンプ」のようなもので良く、その出力の
値、すなわち濾波された位相エラー信号Vx、を修正する
前に数フレームの間位相エラー信号Veが加算される。
位相シフト制御手段22は、濾波された位相エラー信号
Vxとゼロとを比較するディジタル比較器を含む。もしVx
がゼロより大きいならば、位相シフト制御手段22は、図
３に示すように、単一パルス（進み）を生成し、タイミ
ングを81ナノ秒、すなわち、１ボー期間の1/64だけだけ
進める。濾波された位相シフト制御信号Vxがゼロより小
さいならば、位相シフト制御手段22は、単一パルス（遅
れ）を生成し、タイミングを81ナノ秒だけ遅らせる。
Vxとゼロとを比較するディジタル比較器を含む。もしVx
がゼロより大きいならば、位相シフト制御手段22は、図
３に示すように、単一パルス（進み）を生成し、タイミ
ングを81ナノ秒、すなわち、１ボー期間の1/64だけだけ
進める。濾波された位相シフト制御信号Vxがゼロより小
さいならば、位相シフト制御手段22は、単一パルス（遅
れ）を生成し、タイミングを81ナノ秒だけ遅らせる。
位相シフタ24中で、これらの進みおよび遅れパルスは
６ビットアップダウンカウンタ36のカウントダウン
（Ｄ）及びカウントアップ（Ｕ）制御入力にそれぞれ印
加される。カウンタ36の出力は、64入力マルチプレクサ
38を制御し、その出力はA/Dコンバータ12に印加される
シフトA/Dクロックである。マルチプレクサ38の64の入
力は、シフトレジスタ40の出力に平行に接続され、それ
は、システムクロックによって１ボー当たり64のクロッ
クにされる。
６ビットアップダウンカウンタ36のカウントダウン
（Ｄ）及びカウントアップ（Ｕ）制御入力にそれぞれ印
加される。カウンタ36の出力は、64入力マルチプレクサ
38を制御し、その出力はA/Dコンバータ12に印加される
シフトA/Dクロックである。マルチプレクサ38の64の入
力は、シフトレジスタ40の出力に平行に接続され、それ
は、システムクロックによって１ボー当たり64のクロッ
クにされる。
クロック２倍回路42中において、12.288MHzのシステ
ムクロック（192KHz伝送レートに対し64サイクル／ボ
ー）が64分周カウンタ44に印加される。64分周カウンタ
44の６ビット出力は、64入力リードオンリーメモリ（RO
M）46をアドレスするために使用される。ROM46は、ボー
期間に２つのサンプルS1及びS2の位置に対応する２つの
“1"の位置を含む。この実施例において、１つのビット
はアドレス位置55にあり、第２のビットはアドレス位置
63にある。残りの62位置は、ゼロで占められる。システ
ムクロックによってクロックされたフリップフロップ48
は、ROM46の出力をラッチし、シフトレジスタ40の直列
入力にそれを加える。
ムクロック（192KHz伝送レートに対し64サイクル／ボ
ー）が64分周カウンタ44に印加される。64分周カウンタ
44の６ビット出力は、64入力リードオンリーメモリ（RO
M）46をアドレスするために使用される。ROM46は、ボー
期間に２つのサンプルS1及びS2の位置に対応する２つの
“1"の位置を含む。この実施例において、１つのビット
はアドレス位置55にあり、第２のビットはアドレス位置
63にある。残りの62位置は、ゼロで占められる。システ
ムクロックによってクロックされたフリップフロップ48
は、ROM46の出力をラッチし、シフトレジスタ40の直列
入力にそれを加える。
ROM46がカウンタ44の出力によってシーケンシャルに
アドレスされるとき、ROM46から出るビットストリーム
は、S1及びS2サンプルに対応するタイミング間隔で挿入
されたビットを有する一連のゼロである。このビットシ
ーケンスは、システムクロック12.288MHzの制御の下で
シフトレジスタ40にクロックされたA/Dクロック信号で
ある（図４（ａ）参照）。一定の間隔で発生する２つの
ビットを有するA/Dクロックがシフトレジスタ40を通し
てクロックされるとき、これらのビットは、シフトA/D
クロック信号として、マルチプレクサ38と平行に、マル
チプレクサ38からA/Dコンバータ12に与えられる。
アドレスされるとき、ROM46から出るビットストリーム
は、S1及びS2サンプルに対応するタイミング間隔で挿入
されたビットを有する一連のゼロである。このビットシ
ーケンスは、システムクロック12.288MHzの制御の下で
シフトレジスタ40にクロックされたA/Dクロック信号で
ある（図４（ａ）参照）。一定の間隔で発生する２つの
ビットを有するA/Dクロックがシフトレジスタ40を通し
てクロックされるとき、これらのビットは、シフトA/D
クロック信号として、マルチプレクサ38と平行に、マル
チプレクサ38からA/Dコンバータ12に与えられる。
図４は、進み又は遅れの異なる位相のシフトA/Dクロ
ック信号を示す。図４（ａ）においては、クロック２倍
回路42からシフトレジスタ40に印加されたA/Dクロック
信号が、参考のために示される。図４（ｂ）は、現在の
サンプリング時間に対するA/Dクロックを示す。カウン
タ36に印加された進みパルスは、その出力を下げ、その
結果、図４（ｃ）で示されるように、A/Dクロックを81
ナノ秒（システム・クロックの１ボー期間）だけ進ませ
る。
ック信号を示す。図４（ａ）においては、クロック２倍
回路42からシフトレジスタ40に印加されたA/Dクロック
信号が、参考のために示される。図４（ｂ）は、現在の
サンプリング時間に対するA/Dクロックを示す。カウン
タ36に印加された進みパルスは、その出力を下げ、その
結果、図４（ｃ）で示されるように、A/Dクロックを81
ナノ秒（システム・クロックの１ボー期間）だけ進ませ
る。
逆に、カウンタ36に印加された遅れパルスは、図４
（ｄ）で示されるように81ナノ秒だけシフトA/Dクロッ
クを遅らせる。それ故、システム周波数である12.288MH
zクロックは、タイミング再生システムの分解能を決定
する。12.288MHzのシステムクロックは、また、送信機5
0に印加され（詳細には図示されていない）、データの
伝送を制御する。
（ｄ）で示されるように81ナノ秒だけシフトA/Dクロッ
クを遅らせる。それ故、システム周波数である12.288MH
zクロックは、タイミング再生システムの分解能を決定
する。12.288MHzのシステムクロックは、また、送信機5
0に印加され（詳細には図示されていない）、データの
伝送を制御する。
２つのサンプルS1及びS2間の間隔、すなわち、1/8ボ
ーは、ローパスフィルタ10のバンド幅、ISDN端末のため
のジッタスペック、もっとも早い受信パルス、すなわ
ち、最も近い端末からのパルス、および最も遅い受信パ
ルス、すなわち、受信機へ信号を送信しているもっとも
遠い端末からのパルス間の重複度によって決定される。
ーは、ローパスフィルタ10のバンド幅、ISDN端末のため
のジッタスペック、もっとも早い受信パルス、すなわ
ち、最も近い端末からのパルス、および最も遅い受信パ
ルス、すなわち、受信機へ信号を送信しているもっとも
遠い端末からのパルス間の重複度によって決定される。
この実施例において、短受動バス構成に対して、ジッ
タを365ナノ秒（5.2マイクロ秒の７％）を許容すると、
S1及びS2間の間隔を１ボーの1/8に減少させる。サンプ
ルS1（データ抽出に用いられるサンプル）は、実質的に
その重複された中心で発生し、そして安定な基準とな
る。
タを365ナノ秒（5.2マイクロ秒の７％）を許容すると、
S1及びS2間の間隔を１ボーの1/8に減少させる。サンプ
ルS1（データ抽出に用いられるサンプル）は、実質的に
その重複された中心で発生し、そして安定な基準とな
る。
実際には、２つのサンプル（S1及びS2）が、フレーム
パルスの立ち下がりコーナでそのスロープを決定するた
めに使用される。
パルスの立ち下がりコーナでそのスロープを決定するた
めに使用される。
第１のサンプルの80パーセントである第２のサンプル
を使用している上述の実施例は、特に短受動ループに対
して適当である。拡張受動構成及びポイントツーポイン
ト構成に対しては、より狭いバンド幅が適当である。す
なわち、立ち下がりエッジの傾斜は、より平らである。
そのような応用に対しては、150KHzのバンド幅有するロ
ーパスフィルタ10を使用し、第１のサンプルの約35パー
セントを有し１ボーのおよそ４分の１離れた第２のサン
プルを用いて満足な結果が得られる。100KHzから500KHz
のローパスフィルタ10のバンド幅は、10〜90％の範囲の
パルス比を有し、1/16ボー期間の1/2離れたときに、ほ
とんどのISDN応用ために満足結果が得られる。
を使用している上述の実施例は、特に短受動ループに対
して適当である。拡張受動構成及びポイントツーポイン
ト構成に対しては、より狭いバンド幅が適当である。す
なわち、立ち下がりエッジの傾斜は、より平らである。
そのような応用に対しては、150KHzのバンド幅有するロ
ーパスフィルタ10を使用し、第１のサンプルの約35パー
セントを有し１ボーのおよそ４分の１離れた第２のサン
プルを用いて満足な結果が得られる。100KHzから500KHz
のローパスフィルタ10のバンド幅は、10〜90％の範囲の
パルス比を有し、1/16ボー期間の1/2離れたときに、ほ
とんどのISDN応用ために満足結果が得られる。
本請求項によって定義された本発明の範囲を越えるこ
となく種々の修正及び他の実施例が可能である。例え
ば、何らかのビット、例えば、ISDN信号のB1、B2および
Ｄビットが必ずしも送信されない場合でも、フレームビ
ットの代わりに異なるビットを使用することが可能であ
る。立ち下がりコーナーの代わりに、フレームビットの
立ち上がりコーナが基準として使用されてもよい。タイ
ミングを決定するためにそのフレームビットを使用する
利点は、それが常に送信されていることである。しかし
ながら、このフレームビットの代わりに他のビットを使
用することを妨げるものではない。
となく種々の修正及び他の実施例が可能である。例え
ば、何らかのビット、例えば、ISDN信号のB1、B2および
Ｄビットが必ずしも送信されない場合でも、フレームビ
ットの代わりに異なるビットを使用することが可能であ
る。立ち下がりコーナーの代わりに、フレームビットの
立ち上がりコーナが基準として使用されてもよい。タイ
ミングを決定するためにそのフレームビットを使用する
利点は、それが常に送信されていることである。しかし
ながら、このフレームビットの代わりに他のビットを使
用することを妨げるものではない。
産業の適応性 基準としてゼロ交差を使用しているタイミング再生に
関する本発明の実施例の利点は、ゼロ交差が、遷移の立
ち上がりより後、すなわちコーナの後で発生するので、
基本的な基準ではないと考えられる。実際、ISDN信号の
フレームビットに続くゼロ交差は「コーナ」関係して一
時的に変化できることが分かった。すなわち、そのコー
ナは上述の複数端末システムによる遷移の開始であり、
そこでは「コーナー」はより安定である。すなわち、複
数の端末効果による変化に影響されない。
関する本発明の実施例の利点は、ゼロ交差が、遷移の立
ち上がりより後、すなわちコーナの後で発生するので、
基本的な基準ではないと考えられる。実際、ISDN信号の
フレームビットに続くゼロ交差は「コーナ」関係して一
時的に変化できることが分かった。すなわち、そのコー
ナは上述の複数端末システムによる遷移の開始であり、
そこでは「コーナー」はより安定である。すなわち、複
数の端末効果による変化に影響されない。
公知のタイミング再生は、すべてのISDN S/Tループ構
成に適応するために、通常２つのタイミング再生モー
ド、すなわち、固定型及び適応型を必要とする。一方、
本発明の実施例は、１つの適応型タイミング再生回路に
よって処理できる。さらに、本発明の実施例において
は、個々の部分はディジタル信号処理装置を使用して容
易に実行できる。特に、フレーム検出回路18、位相検出
器16、ループフィルタ20及び位相シフトコントローラ22
は、テキサス・インスツルメント社のTMS 320 C25のよ
うなDSPを使用することができる。また、A/Dコンバータ
ー12は、特別の設計が用いられたならばDSPの中で実行
されるかもしれない。
成に適応するために、通常２つのタイミング再生モー
ド、すなわち、固定型及び適応型を必要とする。一方、
本発明の実施例は、１つの適応型タイミング再生回路に
よって処理できる。さらに、本発明の実施例において
は、個々の部分はディジタル信号処理装置を使用して容
易に実行できる。特に、フレーム検出回路18、位相検出
器16、ループフィルタ20及び位相シフトコントローラ22
は、テキサス・インスツルメント社のTMS 320 C25のよ
うなDSPを使用することができる。また、A/Dコンバータ
ー12は、特別の設計が用いられたならばDSPの中で実行
されるかもしれない。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アーノン・エフライム カナダ国，ケイ１ケイ ４シー３，オン タリオ，オタワ，レベストーク ドライ ブ 3717 (56)参考文献 特開 平１−161936（ＪＰ，Ａ)
Claims (24)
- 【請求項１】ディジタル信号のサンプリングを制御する
タイミング再生手段を有し、前記タイミング再生手段
は、クロック信号に応答してディジタル信号をサンプリ
ングする手段（12）と、位相エラー信号を供給する手段
（16、18）と、前記位相エラー信号に応答して前記クロ
ック信号を制御し前記ディジタル信号の前記サンプリン
グのタイミングを決定するための手段（20、22、24）と
を含むディジタル信号受信装置において、 前記位相エラー信号を供給する手段は、ボーレート期間
内に最初に送信されたディジタル信号のコーナに対応す
るサンプルされたディジタル信号部分のレート変化を検
出するように動作し、そのレート変化と基準間の差に従
って前記位相エラー信号を供給することを特徴とするデ
ィジタル信号受信装置。 - 【請求項２】請求項１記載の装置において、 前記サンプリング手段（12）は各ボー期間に前記ディジ
タル信号を２回サンプリングし、各ボー期間に前記部分
の所定の時間間隔だけ離れた一対のサンプルを供給し、 前記位相エラー信号供給手段（16、18）は、前記一対の
サンプルの第１の振幅が一対の他のサンプルの所定の部
分であるかどうかに従って、前記位相エラー信号を供給
することを特徴とするディジタル信号受信装置。 - 【請求項３】請求項２記載の装置において、 前記位相エラー信号供給手段（16、18）は、各ボー毎に
前記一対のサンプル間の振幅の差を計算する手段（26、
28、30、32）、前記ディジタルデータ信号中のフレーム
ビットに応答してイネーブル信号を供給するフレーム検
出手段（18）、並びに前記計算手段（26、28、30、32）
及び前記イネーブル信号に応答して位相エラー信号を各
フレーム周期に１度供給する手段（34）とを含むことを
特徴とするディジタル信号受信装置。 - 【請求項４】請求項２記載の装置において、さらに、 データ抽出手段（14）は、前記一対のサンプルの一方の
サンプルを用いてデータ抽出を行うことを特徴とするデ
ィジタル信号受信装置。 - 【請求項５】請求項３記載の装置において、さらに、 データ抽出手段（14）は、前記一対のサンプルの一方の
サンプルを用いてデータ抽出を行うことを特徴とするデ
ィジタル信号受信装置。 - 【請求項６】請求項２記載の装置において、 さらに、クロック信号を制御する手段（20、22、24）
は、前記一対のサンプルの間の差の符号を決定し、その
符号に従って、進み信号、および遅れ信号を交互に供給
する手段（22）と、 前記進み信号および前記遅れ信号に選択的に応答して、
前記クロックの信号の位相を変更する手段（24）とを含
むことを特徴とするディジタル信号受信装置。 - 【請求項７】請求項６記載の装置において、 前記位相変更手段（24）は、第１のクロック信号と同じ
周波数で第２のクロック信号を供給する手段（42、44、
46、48）と、前記第２のクロック信号は所定の時間間隔
だけ離れた各ボー中に２つのクロックパルスと、前記第
２のクロック信号及び前記進み及び遅れ信号に応答して
第１のクロック信号を供給する手段（36、38、40）とを
含み、それによって、前記サンプリング手段が前記２つ
のクロックパルスに対応した各ボー中の２つの時間で前
記ディジタルデータ信号をサンプルすることを特徴とす
るディジタル信号受信装置。 - 【請求項８】請求項７記載の装置において、 前記サンプルは１ボー期間の約1/16から約1/2だけ離れ
ており、装置はさらに、前記サンプリング手段によって
前記サンプリングする前に、約100キロヘルツから約500
キロヘルツの帯域幅で、ディジタル信号をフィルタリン
グするローパスフィルタ手段（10）を含むことを特徴と
するディジタル信号受信装置。 - 【請求項９】請求項２記載の装置において、 前記一対のサンプルの振幅は10パーセントと90パーセン
トの間で異なることを特徴とするディジタル信号受信装
置。 - 【請求項１０】請求項９記載の装置において、 前記一対のサンプルの振幅は、約20パーセント異なり、
１ボー期間の1/8だけ離れており、装置はさらに、前記
サンプリング手段によってサンプリングする前に、約30
0キロヘルツの帯域幅を有する、ディジタル信号をフィ
ルタリングするローパスフィルタ手段（10）を含むこと
を特徴とするディジタル信号受信装置。 - 【請求項１１】請求項９記載の装置において、 前記一対のサンプルの振幅は、約35パーセント異なり、
１ボー期間の1/4だけ離れており、装置はさらに、前記
サンプリング手段によるサンプリングの前に、約150キ
ロヘルツの帯域幅で、ディジタル信号をフィルタリング
するローパスフィルタ手段（10）を含むことを特徴とす
るディジタル信号受信装置。 - 【請求項１２】請求項１〜11のいずれかに記載の装置に
おいて、 前記タイミング再生手段は、前記ディジタル信号のフレ
ームビットの立ち下がりコーナに応答して、前記ディジ
タル信号の前記の部分のレート変化を決定することを特
徴とするディジタル信号受信装置。 - 【請求項１３】クロック信号に応答して各ボーのディジ
タル信号をサンプリングし、位相エラー信号を供給し、
前記位相エラー信号に応答して前記クロック信号を制御
する前記ディジタル信号の前記サンプリングのタイミン
グを決定するステップを有するディジタル信号受信装置
のタイミング再生方法において、 前記位相エラー信号の供給は最初に送信されたディジタ
ル信号のコーナに対応するサンプルされたディジタル信
号部分のレート変化と基準と間の差に従って決定される
ことを特徴とするディジタル信号受信装置のタイミング
再生方法。 - 【請求項１４】請求項13記載の方法において、 前記サンプリング・ステップは各ボー期間に前記ディジ
タル信号を２回サンプルし、各ボー期間に前記部分が所
定の時間間隔だけ離れた一対のサンプルを供給し、 前記位相エラー信号の供給においては、前記一対の第１
のサンプルが前記一対の他のサンプルの所定の一部分で
あるかどうかを決めるステップを含むことを特徴とする
ディジタル信号受信装置のタイミング再生方法。 - 【請求項１５】請求項14記載の方法において、 前記位相エラー信号の供給は、ボー毎に前記一対のパル
ス間の振幅の差を計算するステップを含み、 前記ディジタル信号中のフレームビットに応答してイネ
ーブル信号を供給し、 前記の差及び前記イネーブル信号に応答して、各ボー期
間に位相エラー信号を一度供給することを特徴とするデ
ィジタル信号受信装置のタイミング再生方法。 - 【請求項１６】請求項14記載の方法において、 前記一対のサンプルの一方のサンプルがデータ抽出を行
うことを特徴とするディジタル信号受信装置のタイミン
グ再生方法。 - 【請求項１７】請求項15記載の方法において、 一対のサンプルの一方のサンプルがデータ抽出を行うこ
とを特徴とするディジタル信号受信装置のタイミング再
生方法。 - 【請求項１８】請求項14記載の方法において、 前記サンプリングを制御する前記ステップは、前記一対
のサンプル間の差の符号を決定し、 その符号に応じてその進み信号及び遅れ信号を選択的に
供給し、 前記進み信号および前記遅れ信号に応答して前記クロッ
ク信号の位相を変化させるステップを含むことを特徴と
するディジタル信号受信装置のタイミング再生方法。 - 【請求項１９】請求項18記載の方法において、 前記位相を変化させるステップは、前記クロック信号と
同じ周波数で第２のクロック信号を供給するステップを
含み、 前記第２のクロック信号は、各ボー中で所定の時間間隔
だけ離れた２つのクロックパルスを含み、 前記第２のクロック信号、前記進み信号、および前記遅
れ信号に応答して最初のクロック信号を供給し、前記２
つのクロックパルスに応答して各ボー中の２つの時間で
前記ディジタル信号がサンプルされることを特徴とする
ディジタル信号受信装置のタイミング再生方法。 - 【請求項２０】請求項19記載の方法において、 前記サンプルは１ボー期間の約1/16から約1/2だけ離れ
ており、前記方法はさらに、サンプリングの前に、約10
0キロヘルツから約500キロヘルツの帯域幅を有するロー
パスフィルタを用いて、ディジタル信号をフィルタリン
グするステップを含むことを特徴とするディジタル信号
受信装置のタイミング再生方法。 - 【請求項２１】請求項14記載の方法において、 前記一対のサンプルの振幅は10パーセントと90パーセン
トの間で異なることを特徴とするディジタル信号受信装
置のタイミング再生方法。 - 【請求項２２】請求項21記載の方法において、 前記一対のサンプルの振幅は、約20パーセント異なり、
１ボー期間の1/8だけ離れており、前記方法はさらに、
前記サンプリングの前に、約300キロヘルツの帯域幅を
有するローパスフィルタを用いてディジタル信号をフィ
ルタリングするステップを含むことを特徴とするディジ
タル信号受信装置のタイミング再生方法。 - 【請求項２３】請求項21記載の方法において、 前記一対のサンプルの振幅は、約35パーセント異なり、
１ボー期間の1/4だけ離れており、前記方法はさらに、
前記サンプリングの前に、約150キロヘルツの帯域幅を
有するローパスフィルタを用いてディジタル信号をフィ
ルタリングするステップを含むことを特徴とするディジ
タル信号受信装置のタイミング再生方法。 - 【請求項２４】請求項13〜23のいずれかに記載の方法に
おいて、 前記ディジタル信号のフレームビットの立ち下がりコー
ナに対応して、前記ディジタル信号の前記の部分のレー
ト変化を決定することを特徴とするディジタル信号受信
装置のタイミング再生方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/531,446 US5103464A (en) | 1990-05-31 | 1990-05-31 | Method and apparatus for timing recovery in digital data communications systems |
| US531,446 | 1990-05-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05506554A JPH05506554A (ja) | 1993-09-22 |
| JP2594484B2 true JP2594484B2 (ja) | 1997-03-26 |
Family
ID=24117682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3509057A Expired - Fee Related JP2594484B2 (ja) | 1990-05-31 | 1991-05-23 | ディジタル信号受信装置及び方法 |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US5103464A (ja) |
| EP (1) | EP0532696B1 (ja) |
| JP (1) | JP2594484B2 (ja) |
| KR (1) | KR100225211B1 (ja) |
| CN (1) | CN1020143C (ja) |
| AT (1) | ATE121249T1 (ja) |
| AU (1) | AU651827B2 (ja) |
| CA (1) | CA2082431C (ja) |
| DE (1) | DE69108910D1 (ja) |
| NZ (1) | NZ238300A (ja) |
| WO (1) | WO1991019371A1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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- 1991-05-23 JP JP3509057A patent/JP2594484B2/ja not_active Expired - Fee Related
- 1991-05-23 CA CA002082431A patent/CA2082431C/en not_active Expired - Fee Related
- 1991-05-23 AU AU78769/91A patent/AU651827B2/en not_active Ceased
- 1991-05-23 EP EP91913779A patent/EP0532696B1/en not_active Expired - Lifetime
- 1991-05-23 AT AT91913779T patent/ATE121249T1/de not_active IP Right Cessation
- 1991-05-23 DE DE69108910T patent/DE69108910D1/de not_active Expired - Lifetime
- 1991-05-23 KR KR1019920703019A patent/KR100225211B1/ko not_active IP Right Cessation
- 1991-05-29 NZ NZ238300A patent/NZ238300A/xx unknown
- 1991-05-31 CN CN91103737A patent/CN1020143C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| NZ238300A (en) | 1993-11-25 |
| JPH05506554A (ja) | 1993-09-22 |
| EP0532696B1 (en) | 1995-04-12 |
| KR930701036A (ko) | 1993-03-16 |
| CA2082431A1 (en) | 1991-12-01 |
| EP0532696A1 (en) | 1993-03-24 |
| AU7876991A (en) | 1991-12-31 |
| US5103464A (en) | 1992-04-07 |
| ATE121249T1 (de) | 1995-04-15 |
| CN1020143C (zh) | 1993-03-17 |
| WO1991019371A1 (en) | 1991-12-12 |
| AU651827B2 (en) | 1994-08-04 |
| CA2082431C (en) | 2001-04-10 |
| CN1056967A (zh) | 1991-12-11 |
| DE69108910D1 (de) | 1995-05-18 |
| KR100225211B1 (ko) | 1999-10-15 |
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