JPH04326635A - デジタルデータ伝送におけるクロック抽出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタルデータ伝送に
おけるクロック抽出回路、特にデジタル伝送信号をバー
スト状のパルス列に圧縮して送信する、例えば、ピンポ
ン伝送方式等で送られた受信バースト信号からバースト
クロックを抽出するための回路に関する。

【０００２】

【従来の技術】電話回線あるいは光ファイバケーブルな
どを用いてデジタルデータ伝送を行なう通信方式には各
種の方式が実用化されているが、単一伝送線を用いてか
つ近接漏話のない通信方式としては時分割双方向通信方
式が好適であり、デジタル加入者線伝送方式として開発
が進められている。

【０００３】従来における一般的な時分割伝送方式（Ｔ
ＣＭ方式）は図５に示されるように両端末局間は単一伝
送線１０で結ばれ、この単一伝送線１０を時分割して送
信と受信を端末局ＡとＢ間にて交互に行う。

【０００４】両端末局Ａ，Ｂは送信側のバッファメモリ
１１ａ，１１ｂそして受信側のバッファメモリ１２ａ，
１２ｂを含み、これらの両バッファメモリ１１，１２は
各局Ａ，Ｂに設けられた切替え器１３ａ，１３ｂによっ
て前記単一伝送線１０に選択的に接続される。

【０００５】実際上、これらの送受信信号はバースト同
期回路１４ａ，１４ｂによってバースト状のパルス列に
圧縮変換されて伝送線１０に送出されている。

【０００６】この時分割双方向通信によれば、図６に示
されるように、送受信繰り返し周期があらかじめ設定さ
れ、この送受信繰り返し周期内が更に送信と受信に時分
割されて所定データ長の信号が交互に送受信される。

【０００７】すなわち、例えば一方のＡ局からの連続的
なデジタル送信パルス列は一旦バッファメモリ１１ａに
蓄えられ、バースト同期回路１４ａによって２倍以上の
速度でバッファメモリ１１ａから読み出され、これがバ
ースト状のパルス列に変換されて伝送線１０に送り出さ
れる。従って、このバースト周期は前記送受信繰り返し
周期の１／２以下となり、所望の圧縮が加えられること
となる。

【０００８】一方、Ｂ局においては、送られたバースト
状のパルス信号を一旦バッファメモリ１１ｂに蓄積し、
これを連続信号として読み出す。このとき、受信側では
ｔＤ　で示される伝送遅延時間だけ遅延されて受信され
ることが理解される。

【０００９】Ｂ局の受信が完了すると、次にＢ局から同
様の手順で信号が送り出され、このとき前述した如く送
受信繰り返し周期内には前記時間圧縮によって空き時間
が生じているので、この空き時間にバースト圧縮された
信号がＢ局からＡ局に送り返される。従って、両局から
は同一ビット長の一対の信号が一回の送受信繰り返し周
期内に送受信制御されることとなる。このＢ局からＡ局
への信号伝送時にも前述した伝送遅延時間ｔＤ　が発生
していることはもちろんである。

【００１０】従って、このようにして単一の伝送線を利
用して交互に時分割して送受信を行なう方式をピンポン
伝送方式とも称している。

【００１１】図５から明らかなように、伝送されたバー
スト信号はバースト同期回路１４によって送受信側の同
期が確立されなければならず、このために、受信側では
バースト信号からバーストクロックを抽出して両者間の
同期を正確に確立している。従来、このような同期確立
のため、ピンポン伝送方式においては、デジタルＰＬＬ
回路が用いられていた。図７には従来のデジタルＰＬＬ
回路の概略回路構成が示されており、バーストクロック
１００と可変クロック１０１とはデジタル位相比較器２
０において比較され、その出力は演算器２１においてサ
ンプリングクロック１０２により高速サンプリングされ
、その出力が、カウンタ２２から発振器２３を介して同
期クロックとして出力されると共に、前記カウンタ２２
から比較器２０に供給されている。従って、この従来回
路においては、カウンタ２１がバーストクロック１００
に対して高速サンプリングを行って可変クロック１０１
の位相をサンプリングクロック１０２のクロック単位で
位相調整することによって正確なクロック同期を確立す
ることができる。そして、この従来回路では、バースト
クロックの抽出を全てデジタル的に処理することができ
、非連続的なバースト信号に対しても容易にクロック同
期を確立できるという利点がある。

【００１２】

【発明が解決しようとする課題】しかしながら、このよ
うなピンポン伝送を高速デジタルデータ伝送に用いる場
合には、前記サンプリングクロックの周波数が著しく高
くなってしまい、実際上このような高周波サンプリング
クロックを得ることが不可能になるという問題があった
。

【００１３】例えば、光ファイバを用いてピンポン伝送
方式で光送受信を行うような場合、その伝送レートは１
．５Ｍｂｉｔ／秒程度に設定され、このためには、バー
スト伝送周波数を６ＭＨｚ程度に選ばなければならない
。従って、前記クロック抽出のために設定されるサンプ
リングクロックの周波数を少なくともバーストクロック
に対して数百倍必要とするので、このためには、６００
ＭＨｚ程度のサンプリングクロック周波数が望まれ、実
際上このような高周波数サンプリングクロックを安定し
て供給することが不可能となっていた。

【００１４】本発明は上記従来の課題に鑑みなされたも
のであり、その目的は、高速サンプリングクロックを必
要とすることなく、かつバーストクロックを安定して抽
出することのできる改良されたクロック抽出回路を提供
することにある。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、従来のデジタルＰＬＬ回路に代えてアナ
ログＰＬＬ回路を採用したことを特徴とする。

【００１６】そして、通常のアナログＰＬＬ回路では受
信バーストクロックのない期間でクロック不調が生じる
ので、これを解決するために、ＰＬＬ回路の比較器出力
をハイインピーダンスとし、バーストクロックがなくと
もバーストの最後のクロック位相を次の受信バーストク
ロックまで確実に保持可能とした。

【００１７】また、受信バースト信号はその立上り領域
が不安定であるため、クロック抽出のためには、前記比
較器がその立上りを除去して安定領域のみを比較対象と
するように制御したことを特徴とする。

【００１８】

【作用】従って、本発明によれば、アナログＰＬＬ回路
の採用によって高周波のバーストクロックに対しても十
分に適応可能なクロック抽出を行うことができ、また、
バーストのない期間においては、比較器のハイインピー
ダンスでその出力を保持し、更にクロックの不安定なバ
ースト立上り領域では比較を行わないように制御してい
るので、極めて安定したクロック同期を確立することが
できる。

【００１９】

【実施例】以下、図面に基づいて本発明の好適な実施例
を説明する。

【００２０】図１には本発明に係るデジタルデータ伝送
装置のバーストクロック抽出回路の好適な実施例が示さ
れている。

【００２１】受信バースト信号１００は後述する分周器
２９からゲート回路３０を介して位相比較器３１の一方
の入力に供給され、この位相比較器３１の他方の入力に
はゲート回路３２を介して可変クロック１０１が供給さ
れている。

【００２２】両ゲート回路３０，３２のゲート入力には
詳細には図示していないが、ＰＬＬ検出枠信号２００が
受信回路から供給され、バースト信号の立上りにおける
不安定な領域での位相比較を阻止している。従って、本
発明によれば、後に詳述するように、位相比較をバース
ト信号の立上りが安定した状態で行うことができ、精度
の高いバーストクロックを抽出可能である。

【００２３】位相比較器３１の出力はオペアンプからな
るローパスフィルタ３３に供給され、位相比較された差
信号の直流成分が取り込まれる。そして、この直流成分
は電圧制御発振器３４に供給され、電圧制御発振器３４
は入力直流信号の大きさに対応した周波数の可変クロッ
クを出力する。

【００２４】実施例において、この可変クロックは出力
端子３５からバースト同期回路へ供給されると共に、分
周器３６を通って前記ゲート回路３２から位相比較器３
１へ戻され、所望のＰＬＬ動作を行うことができる。

【００２５】本発明において特徴的なことは、前述した
位相比較の信号がバースト立上り部を除いた安定領域に
おいてのみ行われることに加え、前記位相比較器３１が
ハイインピーダンスなことである。

【００２６】すなわち、受信バースト信号はパルス状に
伝送され、この結果バースト信号間には無信号領域が存
在し、例えば２ｍ秒程度の無信号期間が発生する。従っ
て、従来の単純なアナログＰＬＬ回路においては、この
無信号期間が制御不能となり、大きな誤差を生じる場合
があるが、本発明によれば、前記位相比較器３１がハイ
インピーダンスであるため、無信号期間での周期不調を
確実に防止可能である。　　本発明においては、このよ
うに、位相比較器３１の出力がハイインピーダンスであ
るため、無信号期間においても位相差信号を確実に保持
し続けることができ、この結果、次のバーストクロック
受信時にも確実に位相比較の追従を行うことが可能とな
る。

【００２７】また、実施例においては、この無信号での
誤差発生も確実に防止可能である。図２は前述した無信
号期間における誤差発生の状態が一例として示されてい
る。　　すなわち、バーストクロック「１」の領域にお
いては、バーストクロック１００は可変クロック１０１
に対して進み位相をもつ。しかしながら、この進み位相
のまま無信号期間に入ると、可変クロック１０１は一応
そのままのクロック周波数を維持する。そして、クロッ
クのない領域にてバーストクロックが更に位相進みを起
こすと、次のバーストクロック２の時に、本来図２にお
いて破線で示されるバーストクロック１００の位相進み
が生じるはずであるが、位相比較器は位相進みが２πを
超えた段階で、実線で示されるように、次のバーストク
ロックと比較を始めてしまい、この結果一周期ずれた位
相誤差を発生させることとなる。このような誤差は遅れ
位相においても同様に生じ、大きな問題となる。

【００２８】本実施例においては、このような一周期ず
れの誤差を防ぐために、電圧制御発振器３４の出力を分
周器３６によって適当な低い周波数に分周し、同様にバ
ーストクロック１００を分周器２９によって同一周波数
に分周している。

【００２９】従って、本実施例によれば、クロックのな
い部分での一周期分のずれが生じない程度に比較周波数
が設定される。このために、例えば、バーストクロック
周波数を約６ＭＨｚとした時、約２ｍ秒間の無信号期間
においても、一周期分のずれが生じないように、両分周
器３６，２９は１／８分周器としている。

【００３０】この結果、本実施例では、確実にバースト
クロックの初期において無信号期間に生じた位相ずれを
一周期内で捕えることが可能となる。

【００３１】以上のようにして、本実施例によれば、位
相比較器３１の比較周波数をバーストクロック周波数に
対して低く設定し、これによって無信号期間で生じる誤
引き込みを確実に防止している。

【００３２】本発明においては、更にバースト信号の立
上りにおける不安定領域を除去するために、位相比較器
３１の比較タイミングを制限している。

【００３３】図３には受信バースト信号の一例が示され
ており、例えばバースト信号のパルス間隔を２ｍ秒とし
、バースト期間は５６０μ秒としている（図３Ａ）。 そして、そのデータフォーマットは５６０μ秒を３２０
ビットのプリアンブル、４８ビットのスタート、アイド
ル及び制御ビットそして３０８８ビットのデータ領域と
して用いている（図３Ｂ）。従って、図示したように、
その立上り部分においては、実際上極めて不安定な状態
が生じ正確な同期確立には不適当である（図３Ｃ，図３
Ｄ）。

【００３４】このような立上り部における不安定さは単
にタンク回路出力波形の不安定さのみならず、伝送符号
にＣＭＩ符号を用いた場合、受信側でＣＭＩ符号かＮＲ
Ｚ符号に変換する際にＣＲＶ（符号則違反）を検出し、
クロックの位相を判定させる場合があり、このために、
プリアンブル領域では実際上図３Ｅに示した如く、理論
的に反転が生じてしまい、ＰＬＬの同期用バーストクロ
ックとしては利用することができないことがある。

【００３５】従って、いずれにしても、バースト信号の
立上りにおける判定領域は除去することが好ましい。

【００３６】本発明においては、このために、位相比較
器３１の比較動作をバーストクロックが安定した領域で
のみ許可することによってこのような不安定な同期クロ
ック抽出を除去している。

【００３７】図４は本実施例における一対のゲート回路
３０，３２へのＰＬＬ検出枠信号２００を示しており、
前記図３に示したデータフォーマットのデータ領域のみ
をＰＬＬ検出枠信号２００として利用し、これによって
ゲート回路３０，３２からのバーストクロック１００と
可変クロック１０１との入力を規制している。

【００３８】従って、本発明によれば、位相比較器は受
信バースト信号の波形が安定した状態でのみ同期確立を
行いまた前述したハイインピーダンス出力によって信号
がない領域でもこの比較値を保持し続けることができ、
極めて安定したクロック同期が可能である。

【００３９】もちろん、前記バースト立上り部のクロッ
ク除去は実施例における一対のゲート回路３０，３２で
行うばかりでなく、位相比較器３１自体の比較タイミン
グを前述したＰＬＬ検出枠信号２００にて制御すること
も可能である。

【００４０】また、実施例によれば、前述した如く、バ
ーストクロック１００、可変クロック１０１自体の比較
周波数もバーストクロック自体の周波数より十分に低い
状態で行うことにより、前述した信号がない期間におけ
る誤引き込みも確実に防止可能である。

【００４１】

【発明の効果】以上説明したように、本発明によれば、
光伝送等を用いた高周波キャリア周波数でのデジタル伝
送方式においても送受信間の同期確立を高精度でかつ安
定して行うことができ、また同期確立のために高周波サ
ンプリングクロックを必要としない利点があり、高速光
通信ユニット等として極めて実用性の高いクロック同期
を可能とする。

【図面の簡単な説明】

【図１】本発明に係るバーストクロック抽出回路の好適
な実施例を示すブロック回路図である。

【図２】無信号期間における誤引き込みを示す説明図で
ある。

【図３】バースト信号の拡大図であって、立上り部の不
安定領域を示す説明図である。

【図４】本発明における位相比較制御信号を示す説明図
である。

【図５】本発明が適用されるピンポン伝送方式の概略説
明図である。

【図６】図５のピンポン伝送方式のタイミング説明図で
ある。

【図７】従来のデジタルＰＬＬ回路図である。

【符号の説明】

２９，３６　　分周器 ３０，３２　　位相比較器 ３３　　ローパスフィルタ ３４　　電圧制御発振器 １００　　バーストクロック １０１　　可変クロック

Claims (1)

【特許請求の範囲】
1. 【請求項１】デジタル伝送信号をバースト状のパルス列
   に圧縮して送信するデジタルデータ伝送において、受信
   側でバーストクロックを抽出するために、アナログＰＬ
   Ｌ回路を設け、このアナログＰＬＬ回路は、受信バース
   トクロックとＰＬＬ出力クロックとの位相をアナログ比
   較する出力ハイインピーダンスの位相比較器と、位相比
   較器出力の直流分を保持するオペアンプからなるローパ
   スフィルタと、ローパスフィルタ出力に応じた周波数の
   可変クロッックを出力する電圧制御発振器と、を含み、
   前記比較器は、受信バーストクロックとＰＬＬ回路から
   出力された可変クロックとをバースト立上り部を除いた
   安定領域のみで比較することを特徴とするデジタルデー
   タ伝送におけるクロック抽出回路。