JPS614326A - 位相検出器と該位相検出器を具えるｐｌｌ回路 - Google Patents
位相検出器と該位相検出器を具えるｐｌｌ回路Info
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- JPS614326A JPS614326A JP60125260A JP12526085A JPS614326A JP S614326 A JPS614326 A JP S614326A JP 60125260 A JP60125260 A JP 60125260A JP 12526085 A JP12526085 A JP 12526085A JP S614326 A JPS614326 A JP S614326A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
- H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
-
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電圧制御発信器の周波数信号を受信？
するための第１入力を具える位相検出器、データ信号
を受信するためのデータ入力と少くとも１つの出力、周
波数信号の繰返しとデータ信号の繰返しどの一連の比較
の結毘として出力信号を発生するデジタル比較回路を具
える位相検出器に関するものである。
するための第１入力を具える位相検出器、データ信号
を受信するためのデータ入力と少くとも１つの出力、周
波数信号の繰返しとデータ信号の繰返しどの一連の比較
の結毘として出力信号を発生するデジタル比較回路を具
える位相検出器に関するものである。
更に本発明は、周波数検出器の第１人ツノと位相検出器
の第１入力に接続されている発振器出力を有する電圧制
御発信器（ＶＣＯ）を具え、その出力がＶＣＯの制御入
力に接続されているループ・フィルタの第１と第２フイ
ルタ入力に接続されているところの位相ロックループ（
ＰＬＬ）回路に関するものである。位相検出器は更にデ
ータ信号の受信のためのデータ入力を具え、周波数−検
出器は参照周波数を受信するための参照入力を具えてい
る。
の第１入力に接続されている発振器出力を有する電圧制
御発信器（ＶＣＯ）を具え、その出力がＶＣＯの制御入
力に接続されているループ・フィルタの第１と第２フイ
ルタ入力に接続されているところの位相ロックループ（
ＰＬＬ）回路に関するものである。位相検出器は更にデ
ータ信号の受信のためのデータ入力を具え、周波数−検
出器は参照周波数を受信するための参照入力を具えてい
る。
その様な位相検出器は、英国特許第１ 、４３６．９３
３号明細書に記載されており、その様な位相検出器はし
ばしば位相ロックループ（ＰＬＬ）回路に使用されてい
る。これは、例えば、シグネテイクス（Ｓ ｉｇｎｅｔ
ｉｃｓ）のニスシービー（ＳＣＢ）６８５４９集積回路
の様な位相ロックループ（ＰＬ’Ｌ）回路にしばしば用
いられている。更にＰＬＬ回路は、デエイピット ジー
メッサーシュミット（Ｑａｖｒｄａ 、 Ｍｅｓｓ
ｅｒｓｃｈｍｉｄｔ）の「タイミングと搬送波復元にお
けるＰＬＬ捕捉用周波数検出器（Ｆ ｒｅｑｕｅｎｃｙ
Ｄ ｅｔｅｃｔｏｒ’ ｆｏｒ Ｐ Ｌ Ｌ
’ Ａ ｃｑｕｉｓｉｔｉｏｎ ｉｎ Ｔｉｌｎｇ
ａｎｄ Ｃａｒｒｉｅｒ Ｒｅｃｏｖｅｒｙ
” ） Ｊ 、アイトリプルイー トランズアクション
オン コミュニケーション（ＩＥＥＥ Ｔｒａｎｓ
ａｃｔｉＯｎ Ｏｎ ＣＯｌｌｌｍｕｎｉＣａｔ、
１０ｎ） コム（ＣＯＩＩＩ）２７巻、９号、１９７
９年９月、ｐ、 １２８ｇ−１２９５によって既知で
ある。
３号明細書に記載されており、その様な位相検出器はし
ばしば位相ロックループ（ＰＬＬ）回路に使用されてい
る。これは、例えば、シグネテイクス（Ｓ ｉｇｎｅｔ
ｉｃｓ）のニスシービー（ＳＣＢ）６８５４９集積回路
の様な位相ロックループ（ＰＬ’Ｌ）回路にしばしば用
いられている。更にＰＬＬ回路は、デエイピット ジー
メッサーシュミット（Ｑａｖｒｄａ 、 Ｍｅｓｓ
ｅｒｓｃｈｍｉｄｔ）の「タイミングと搬送波復元にお
けるＰＬＬ捕捉用周波数検出器（Ｆ ｒｅｑｕｅｎｃｙ
Ｄ ｅｔｅｃｔｏｒ’ ｆｏｒ Ｐ Ｌ Ｌ
’ Ａ ｃｑｕｉｓｉｔｉｏｎ ｉｎ Ｔｉｌｎｇ
ａｎｄ Ｃａｒｒｉｅｒ Ｒｅｃｏｖｅｒｙ
” ） Ｊ 、アイトリプルイー トランズアクション
オン コミュニケーション（ＩＥＥＥ Ｔｒａｎｓ
ａｃｔｉＯｎ Ｏｎ ＣＯｌｌｌｍｕｎｉＣａｔ、
１０ｎ） コム（ＣＯＩＩＩ）２７巻、９号、１９７
９年９月、ｐ、 １２８ｇ−１２９５によって既知で
ある。
上記の論文で要約されている様に、タイミングあるいは
搬送波抽出に使用される場合の位相ロックループの初期
の捕捉は重大な実用上の問題である。と言うのは、ジッ
タの要求から一般に要求されている狭い帯域幅は引込み
範囲を厳しく制限しているからである。引用した先の技
術では、この検出を有効にするためにいくつかの方法が
使用されている。
搬送波抽出に使用される場合の位相ロックループの初期
の捕捉は重大な実用上の問題である。と言うのは、ジッ
タの要求から一般に要求されている狭い帯域幅は引込み
範囲を厳しく制限しているからである。引用した先の技
術では、この検出を有効にするためにいくつかの方法が
使用されている。
この技術は更に、電圧制御発振器（ＶＣＯ）の粗い調整
に対する周波数検出器と、その微細調整のだめの位相検
出器の装置を示している。位相検出器と周波数検出器の
双方はＶＣＯ周波数信号とデータ入力信号を受信してい
る。
に対する周波数検出器と、その微細調整のだめの位相検
出器の装置を示している。位相検出器と周波数検出器の
双方はＶＣＯ周波数信号とデータ入力信号を受信してい
る。
搬送波抽出に用いられるＰＬＬ回路では、データの入力
信号はしばしば中断される（例えば「ゼロ」の長い連続
、あるいはディスク蓄積媒体における読取りヘッドの移
動によるもの）。非連続データ入力信号の結果（喪失（
ｍｉｓｓｉｎｇ ）データ信号）として、ＰＬＬ回路は
ＶＣＯを離調しよう。
信号はしばしば中断される（例えば「ゼロ」の長い連続
、あるいはディスク蓄積媒体における読取りヘッドの移
動によるもの）。非連続データ入力信号の結果（喪失（
ｍｉｓｓｉｎｇ ）データ信号）として、ＰＬＬ回路は
ＶＣＯを離調しよう。
そこでＰＬＬ回路は、たとえ近似的には中断したデータ
信号と同じ周波数を有していても、新しいデータ信号に
急速にロックしない。上述のＰＬＬ回路では、データが
中断された際に、位相検出器と周波数検出器はＶＣＯを
その最大あるいは最小発振周波数に調整すると言う理由
で、捕捉時間は相対的に長くなる。その結果、最初に受
信された新しいデータ信号はつかえる（ ｓｔｕｍｂｌ
ｅ ）様になろう。
信号と同じ周波数を有していても、新しいデータ信号に
急速にロックしない。上述のＰＬＬ回路では、データが
中断された際に、位相検出器と周波数検出器はＶＣＯを
その最大あるいは最小発振周波数に調整すると言う理由
で、捕捉時間は相対的に長くなる。その結果、最初に受
信された新しいデータ信号はつかえる（ ｓｔｕｍｂｌ
ｅ ）様になろう。
本発明の目的は、データ信号の存在しない間、次の入り
データ信号の周波数付近にｖＣＯの発振周波数を維持し
、ＶＣＯに対して相対的にリップルの無い制御信号をも
たらす様な、位相検出器とその様な位相検出器を具える
ＰＬＬ回路を提供することである。
データ信号の周波数付近にｖＣＯの発振周波数を維持し
、ＶＣＯに対して相対的にリップルの無い制御信号をも
たらす様な、位相検出器とその様な位相検出器を具える
ＰＬＬ回路を提供することである。
本発明による位相検出器は、比較回路がデータ信号のス
タートによって毎回トリガーされ、発生された出力信号
は、もし周波数信号が上記のスタートにおいて第１状態
にあるなら、上記のデータ信号のスタートから周波数信
号の次の遷移に至るまで第１状態にあるか、あるいは、
もし周波数信号が上記のスタートにおいて第２状態にあ
るなら、周波数信号が第１状態にある次の全時間間隔の
間、第２状態にあるかと言うことを特徴としている。
タートによって毎回トリガーされ、発生された出力信号
は、もし周波数信号が上記のスタートにおいて第１状態
にあるなら、上記のデータ信号のスタートから周波数信
号の次の遷移に至るまで第１状態にあるか、あるいは、
もし周波数信号が上記のスタートにおいて第２状態にあ
るなら、周波数信号が第１状態にある次の全時間間隔の
間、第２状態にあるかと言うことを特徴としている。
データ信号が存在しない場合、位相検出器はトリガされ
ず、従って、ＶＣＯの発振周波数に影響を与える出力信
号を発生しない。各比較のあとで、位相検出器は単一極
性の出力信号を発生する。−４３１、い、っヵ１．）□
−ｆ６□、よ。。□５つ連続する出力信号を生じ、ＶＣ
Ｏに対する相対的にリップルの無い制御信号を形成する
ための簡単なフィルタの手段によって容易にフィルタさ
れる。
ず、従って、ＶＣＯの発振周波数に影響を与える出力信
号を発生しない。各比較のあとで、位相検出器は単一極
性の出力信号を発生する。−４３１、い、っヵ１．）□
−ｆ６□、よ。。□５つ連続する出力信号を生じ、ＶＣ
Ｏに対する相対的にリップルの無い制御信号を形成する
ための簡単なフィルタの手段によって容易にフィルタさ
れる。
前に規定し、そして本発明による位相検出器を具えるＰ
ＬＬは、周波数検出器の参照周波数入力に印加された参
照周波数に同調されよう。与えられた参照周波数はでき
る限りデータ信号のクロック周波数に近くに選ばれる。
ＬＬは、周波数検出器の参照周波数入力に印加された参
照周波数に同調されよう。与えられた参照周波数はでき
る限りデータ信号のクロック周波数に近くに選ばれる。
その様な装置は中断のあとで次の入りデータ信号に対す
るＰＬＬのロッキングを加速する。
るＰＬＬのロッキングを加速する。
以下、図面によって本発明を説明する。
第１図にはＰＬＬ回路が示されており、これは、たとえ
ロッキング信号が存在しない場合であっても、位相ロッ
クループの電圧制御発振器＜ Ｖ、ＣＯ＞をロックされ
るべき周波数の近くで動作する様に′維持している。こ
のＰＬＬ回路では、ロックと位相ロックループの捕獲範
囲（キャプチャ レンジ）を制御することが可能である
。回路は次の３つの主要な論理回路の相互接続から構成
されている。
ロッキング信号が存在しない場合であっても、位相ロッ
クループの電圧制御発振器＜ Ｖ、ＣＯ＞をロックされ
るべき周波数の近くで動作する様に′維持している。こ
のＰＬＬ回路では、ロックと位相ロックループの捕獲範
囲（キャプチャ レンジ）を制御することが可能である
。回路は次の３つの主要な論理回路の相互接続から構成
されている。
すなわち、それは位相検出器用、周波数検出器旦および
Ｖ ＣＯ１２−である。２個の抵抗Ｒ１、Ｒ２とキャパ
シタＣＦはループ・フィルタを構成している。位相検出
器は喪失パルスに鈍感な様に設計され、従；て回路はミ
ラー（Ｍｉｌｌｅｒ ）、マンチェスタ（Ｍ ａｎｃｈ
ｅｓｔｅｒ ）あるいは他の符号化機構を使うデータか
らのクロック回復において有効になっている。
Ｖ ＣＯ１２−である。２個の抵抗Ｒ１、Ｒ２とキャパ
シタＣＦはループ・フィルタを構成している。位相検出
器は喪失パルスに鈍感な様に設計され、従；て回路はミ
ラー（Ｍｉｌｌｅｒ ）、マンチェスタ（Ｍ ａｎｃｈ
ｅｓｔｅｒ ）あるいは他の符号化機構を使うデータか
らのクロック回復において有効になっている。
回路の動作は、参照周波数Ｆｒｅｆを有づる第２制御源
が使われていることを除いて標準のＰＩ、１回路、と類
似である。ループ・フィルタ中の抵抗Ｒ１とＲ２の比を
変えることにより、ロックインに対する周波数検出器の
効果とロック範囲は変更される。位相検出器によってパ
ルスが受信されていないどの期間でも、周波数検出器の
入力で受信され、例えば水晶発振器によって発生したと
ころの参照周波数Ｆｒｅｆにループはロックされよう。
が使われていることを除いて標準のＰＩ、１回路、と類
似である。ループ・フィルタ中の抵抗Ｒ１とＲ２の比を
変えることにより、ロックインに対する周波数検出器の
効果とロック範囲は変更される。位相検出器によってパ
ルスが受信されていないどの期間でも、周波数検出器の
入力で受信され、例えば水晶発振器によって発生したと
ころの参照周波数Ｆｒｅｆにループはロックされよう。
このことは、ループが同じ公称周波数にロックされたま
まであり、その間、データ信号の到着を待っていると言
う手段であると考えられる。この回路が所望の様式で動
作するために、周波数検出器の出力信号はその２つの入
力（ＶＣＯ出力とＦｒｅｆ）の間の周波数差の関数であ
り、２つの入力の間の位相差の関数でないことは重要で
ある。
まであり、その間、データ信号の到着を待っていると言
う手段であると考えられる。この回路が所望の様式で動
作するために、周波数検出器の出力信号はその２つの入
力（ＶＣＯ出力とＦｒｅｆ）の間の周波数差の関数であ
り、２つの入力の間の位相差の関数でないことは重要で
ある。
位相検出器１０’（φＤＥＴ）はまたＶＣＯ出力信号を
受信する。周波数検出器狂と位相検出器リーの出力信号
は、発振周波数をロックされるべき周波数あるいはその
近くに維持するために、電圧制御発振器Ｕ−に送られる
。本発明の回路は、４つのメモリ装置（フロッピーディ
スクあるいはハードディスク）まで制御するための位相
ロックループに使用される場合、ロック条件である入力
ＤＡＴ ｒＮで受信されたデータ信号の周波数と整合す
る発振周波数を生成し、ジッタと呼ばれる入力周波数の
僅かばかりの変化は、データ信号と電圧制御発振器周波
数の間の位相変化として現われよう。この位相シフトは
入力周波数を整合するために位相ロックループ電圧制御
発振器比の周波数を調整する信号として作用する。
受信する。周波数検出器狂と位相検出器リーの出力信号
は、発振周波数をロックされるべき周波数あるいはその
近くに維持するために、電圧制御発振器Ｕ−に送られる
。本発明の回路は、４つのメモリ装置（フロッピーディ
スクあるいはハードディスク）まで制御するための位相
ロックループに使用される場合、ロック条件である入力
ＤＡＴ ｒＮで受信されたデータ信号の周波数と整合す
る発振周波数を生成し、ジッタと呼ばれる入力周波数の
僅かばかりの変化は、データ信号と電圧制御発振器周波
数の間の位相変化として現われよう。この位相シフトは
入力周波数を整合するために位相ロックループ電圧制御
発振器比の周波数を調整する信号として作用する。
さて第２図を参照すると、示された位相検出器回路組は
、電圧制御発振器比からの入力上で電圧が増大する場合
に出力周波数が増大することを仮定していることに注目
すべきである。もちろん、ＰＬＬ回路を設計して、逆の
特性を持つ電圧制御発振回路が使われる様にすることも
可能である。
、電圧制御発振器比からの入力上で電圧が増大する場合
に出力周波数が増大することを仮定していることに注目
すべきである。もちろん、ＰＬＬ回路を設計して、逆の
特性を持つ電圧制御発振回路が使われる様にすることも
可能である。
スタート状態はすべての３つのフリップ・フロップ２１
．２２．２３がリセット状態ζすなわち０状態にある出
力に対するものである。以下の説明では、この状態は任
意のどのスタート状態を考慮しなくても到達されること
を示すであろう。
．２２．２３がリセット状態ζすなわち０状態にある出
力に対するものである。以下の説明では、この状態は任
意のどのスタート状態を考慮しなくても到達されること
を示すであろう。
もしデータ入力ＤＡＴＩＮに上昇エツジが起り、その間
、第１入力ＶＣＯＩＮ上でＶＣＯ信号がローなら、フリ
ップ・フロップ２１はセットされる。
、第１入力ＶＣＯＩＮ上でＶＣＯ信号がローなら、フリ
ップ・フロップ２１はセットされる。
セットの結果として、フリップ・フロップ２１の出力は
インバータ２６を活性化する。その結果、ポンプ・アッ
プ信号（ＰＵ）は活性になる。入力Ｖｃ、１Ｎ上でＶＣ
Ｏ信号がハイになると、インバータ２４の出力はローに
なり、フリップ・フロップ２１をリセットし、その出力
はインバータ２６をスイッチオフし、この様にしてポン
プ・アップ信号（Ｐ’ Ｕ）ｅ□作、ヶ。。
インバータ２６を活性化する。その結果、ポンプ・アッ
プ信号（ＰＵ）は活性になる。入力Ｖｃ、１Ｎ上でＶＣ
Ｏ信号がハイになると、インバータ２４の出力はローに
なり、フリップ・フロップ２１をリセットし、その出力
はインバータ２６をスイッチオフし、この様にしてポン
プ・アップ信号（Ｐ’ Ｕ）ｅ□作、ヶ。。
イアｔ＜ −９２４，８カ、え、■ＣＯ信号がハイの場
合に、データ入力ＤＡＴＩＮ上で正の遷移によってセッ
トされることからフリップ・フロップ２１を防ぐ。
合に、データ入力ＤＡＴＩＮ上で正の遷移によってセッ
トされることからフリップ・フロップ２１を防ぐ。
もしデータ入力ＤＡＴＩＮ上で上昇エツジが起り、その
間、入力ＶＣＯＩＮ上で■ＣＯ信号がハイであると、フ
リップ・フロップ２２はセットされる。次の下降する■
ＣＯエツジにおいて、インバータ２４の出力はローから
ハイに変り、フリップ・フロップ２３はセットされ、こ
の様にしてその反転出力をローにしてフリップ・フロッ
プ２２をクリアする。フリップ・フロップ２３がセット
されると、その出力はインバータ２８を活性にし、従っ
てポンプ・ダウン信号（ＰＤ）が活性になる。■ＣＯ信
号がそのハイ状態に戻ると、ゲート２５の出力はローに
なり、フリップ・フロップ２３はクリアされ、インバー
タ２８とポンプ・ダウン信号は不活性化される。
間、入力ＶＣＯＩＮ上で■ＣＯ信号がハイであると、フ
リップ・フロップ２２はセットされる。次の下降する■
ＣＯエツジにおいて、インバータ２４の出力はローから
ハイに変り、フリップ・フロップ２３はセットされ、こ
の様にしてその反転出力をローにしてフリップ・フロッ
プ２２をクリアする。フリップ・フロップ２３がセット
されると、その出力はインバータ２８を活性にし、従っ
てポンプ・ダウン信号（ＰＤ）が活性になる。■ＣＯ信
号がそのハイ状態に戻ると、ゲート２５の出力はローに
なり、フリップ・フロップ２３はクリアされ、インバー
タ２８とポンプ・ダウン信号は不活性化される。
この論理は、ポンプ・アップ信号（ＰＵ’）を入力ＤＡ
ＴＩＮ上でデータ信号の上昇エツジから活性化する様に
させ、一方、■ＣＯ信号は■ＣＯ信号が上昇するまでロ
ー状態である。ポンプ・ダウン（ＰＤ）はすべてのロー
ｖＣＯ半期間に対し活性にし、それにＶＣＯがハイの期
間に起るデータ信号の上昇エツジが続く。
ＴＩＮ上でデータ信号の上昇エツジから活性化する様に
させ、一方、■ＣＯ信号は■ＣＯ信号が上昇するまでロ
ー状態である。ポンプ・ダウン（ＰＤ）はすべてのロー
ｖＣＯ半期間に対し活性にし、それにＶＣＯがハイの期
間に起るデータ信号の上昇エツジが続く。
典型的な応用では、電圧制御発振器用の周波数の制御に
使用される前に低域□通過フィルタを通して送られる各
出力信号は、２つの状態を有している。１つの状態はポ
ンプ・アップ（ＰＵ）とポンプ・ダウン（ＰＤ）の双方
に共通であるから、全体で３つの出力状態が存在する。
使用される前に低域□通過フィルタを通して送られる各
出力信号は、２つの状態を有している。１つの状態はポ
ンプ・アップ（ＰＵ）とポンプ・ダウン（ＰＤ）の双方
に共通であるから、全体で３つの出力状態が存在する。
もし、ポンプ・アップ（ＰＵ）が活性なら、信号は正の
供給電源に接続されていると考えられる。もし、ポンプ
・ダウン（ＰＤ）が活性なら、信号はアースに接続され
ているものと考えられる。不活性なら、ポンプ・アップ
出力とポンプ・ダウン出力はオープン回路として考えら
れる。かくして、ポンプ・アップ活性、ポンプ・ダウン
活性、そして不活性の３状態が３状態駆動器の状態と同
じである。
供給電源に接続されていると考えられる。もし、ポンプ
・ダウン（ＰＤ）が活性なら、信号はアースに接続され
ているものと考えられる。不活性なら、ポンプ・アップ
出力とポンプ・ダウン出力はオープン回路として考えら
れる。かくして、ポンプ・アップ活性、ポンプ・ダウン
活性、そして不活性の３状態が３状態駆動器の状態と同
じである。
この様に開示された検出器は、位相誤ｉとポンプ・アッ
プ パルス幅の間の直線的関係を有しているが、しかし
信号が発生されているすべての位相誤差に対する固定ポ
ンプ・ダウン パルス幅ではそうでない。この動作効果
は次の様に考えられる。ポンプ・アップとポンプ・ダウ
ンの双方に対する位相差の間の正規の直線関係は、ゼロ
誤差に中心を置くガウス型の誤差確率分布位相をもたら
す。第２図に示された回路では、得られた分布は、正特
性を持つＶＣＯに対して分布が、いくらかの位相差によ
って入力がＶＣＯを導く点のまわりに中心が置かれると
言う点を除いて類似である。正確な位置は、ポンプ・ア
ップ出力とポンプ・ダウン出力からループに統合された
キャパシタＣＦ に接続された２個の抵抗Ｒ１とＲ２の
比によって決定される。
プ パルス幅の間の直線的関係を有しているが、しかし
信号が発生されているすべての位相誤差に対する固定ポ
ンプ・ダウン パルス幅ではそうでない。この動作効果
は次の様に考えられる。ポンプ・アップとポンプ・ダウ
ンの双方に対する位相差の間の正規の直線関係は、ゼロ
誤差に中心を置くガウス型の誤差確率分布位相をもたら
す。第２図に示された回路では、得られた分布は、正特
性を持つＶＣＯに対して分布が、いくらかの位相差によ
って入力がＶＣＯを導く点のまわりに中心が置かれると
言う点を除いて類似である。正確な位置は、ポンプ・ア
ップ出力とポンプ・ダウン出力からループに統合された
キャパシタＣＦ に接続された２個の抵抗Ｒ１とＲ２の
比によって決定される。
第３図は、周波数検出器の最初の実施例１４Ａを示して
いる。一連のフリップ・フロップＱ７、Ｑ８、Ｑ９、Ｑ
１０、一連のノア・ゲート３２は３状態駆動器３４のペ
アーに導びかれる。２つの入力は、参照周波数°入力に
対してＦｒｅｆ□とラベルされ、ループ中の電圧制御発
振器比の出力に接続されている入力に対してＶＣＯとラ
ベルされている（第１図を見よ）。周波数検出器回路１
４の出力はＦＯｌとラベルされている。参照周波数とＶ
Ｃｏ周波数信号は、少くとも短時間ベースでは固定され
た周波数と仮定されている。しかし、信号は方形波であ
る必要はない。と言うのは、１つのエツジのみ（第３図
の実施例では上昇エツジ）回路１４Ａで有効であるから
である。電圧制御発振器用の周波数を制御するために使
用される前に低域通過帯域フィルタを通して送られる回
路１４Ａの出力信号は、３つの状態を有している。第１
の状態は、ポンプ・アップで、その場合には信号は正の
供給電源に接続されているものと考えられよう。第２の
状態はポンプ・ダウンで、その場合には信号はアースに
接続されているものと考えられよう。第３の状態は不活
性で、その場合には出力Ｆ○１はオープン回路と考えら
れる。
いる。一連のフリップ・フロップＱ７、Ｑ８、Ｑ９、Ｑ
１０、一連のノア・ゲート３２は３状態駆動器３４のペ
アーに導びかれる。２つの入力は、参照周波数°入力に
対してＦｒｅｆ□とラベルされ、ループ中の電圧制御発
振器比の出力に接続されている入力に対してＶＣＯとラ
ベルされている（第１図を見よ）。周波数検出器回路１
４の出力はＦＯｌとラベルされている。参照周波数とＶ
Ｃｏ周波数信号は、少くとも短時間ベースでは固定され
た周波数と仮定されている。しかし、信号は方形波であ
る必要はない。と言うのは、１つのエツジのみ（第３図
の実施例では上昇エツジ）回路１４Ａで有効であるから
である。電圧制御発振器用の周波数を制御するために使
用される前に低域通過帯域フィルタを通して送られる回
路１４Ａの出力信号は、３つの状態を有している。第１
の状態は、ポンプ・アップで、その場合には信号は正の
供給電源に接続されているものと考えられよう。第２の
状態はポンプ・ダウンで、その場合には信号はアースに
接続されているものと考えられよう。第３の状態は不活
性で、その場合には出力Ｆ○１はオープン回路と考えら
れる。
回路の動作は次の様になっている。
スタート状態では、すべての４つのフリップ・ −７０
ツブはリセット状態すなわちゼロ状態である。
ツブはリセット状態すなわちゼロ状態である。
以下の説明は、この状態はどの任意のスタート状態にも
かかわらず到達されることを示している。
かかわらず到達されることを示している。
Ｆ あるいはＶＣＯ＋入力のいずれかの遷移はフｅｆ１
リップ・フロップのペアＱ７ 、Ｑ８あるいはＱ９、Ｑ
１０が状態１，０を仮定する様にする。次の正のエツジ
は作用を受けたペアの状態を１．１に進める様にする。
１０が状態１，０を仮定する様にする。次の正のエツジ
は作用を受けたペアの状態を１．１に進める様にする。
Ｑ８とＱＩＯの双方が１状態にあると、直接クリアが有
効になり、フリップ・フロップをその元の状態に戻ず。
効になり、フリップ・フロップをその元の状態に戻ず。
Ｑ７ 、Ｑ８ 、Ｑ９ 、Ｑ１０に対するすべての可能
な安定状態と、関連するポンプ・アップ／ポンプ・ダウ
ン作用は以下の様である。
な安定状態と、関連するポンプ・アップ／ポンプ・ダウ
ン作用は以下の様である。
形式Ｘ１Ｘ１のすべての状態は含まれていない。
と言うのは、それらは不安定で、ｏｏｏｏにクリアされ
るからである。形式０１ＸＸとＸＸ０１の状態も含まれ
ていない。と言うのはスタート状態ｏｏｏｏから到達さ
れないからである。しかし、もしこれらの状態が、例え
ば回路に電源を投入した後で起るなら、フリップ・フロ
ップはｖＣＯあるいは参照周波数の数サイクルの後でリ
セット状態になろう。
るからである。形式０１ＸＸとＸＸ０１の状態も含まれ
ていない。と言うのはスタート状態ｏｏｏｏから到達さ
れないからである。しかし、もしこれらの状態が、例え
ば回路に電源を投入した後で起るなら、フリップ・フロ
ップはｖＣＯあるいは参照周波数の数サイクルの後でリ
セット状態になろう。
Ｑ７ Ｑ８ Ｑ９ Ｑ１０ Ｐｕｐ
Ｐｄｏｗｎｏｏｏｏ ｏ。
Ｐｄｏｗｎｏｏｏｏ ｏ。
１１１．ｄ、１
この回路の解析は、参照周波数が参照周波数の１サイク
ルおよびＶＣＯ周波数の１サイクルの全行程にわたって
■ＣＯ周波数より大きい場合に、正味のポンプ・アップ
信号が存在すること、すなわちポンプ・アップ幅がポン
プ・ダウン幅より大きいことを示している。参照周波数
■ＣＯ周波数より小さいと、正味のポンプ・ダウンが存
在しよう。これらの正味の信号は参照周波数と■ＣＯ周
波数信号の間の位相差に無関係である。
ルおよびＶＣＯ周波数の１サイクルの全行程にわたって
■ＣＯ周波数より大きい場合に、正味のポンプ・アップ
信号が存在すること、すなわちポンプ・アップ幅がポン
プ・ダウン幅より大きいことを示している。参照周波数
■ＣＯ周波数より小さいと、正味のポンプ・ダウンが存
在しよう。これらの正味の信号は参照周波数と■ＣＯ周
波数信号の間の位相差に無関係である。
第４図は、周波数検出器１４３の別の実施態様を示して
いる。検出器は３つのＤ形フリップ・フロップＱ４ 、
Ｑ５ 、Ｑ６とアンド・ゲート４２とノア・ゲート４４
と３状態駆動器４６を具えている。この周波数検出器は
入力Ｆｒｅｆ２とｖＣＯ２と出力ＦＯ２を持っている。
いる。検出器は３つのＤ形フリップ・フロップＱ４ 、
Ｑ５ 、Ｑ６とアンド・ゲート４２とノア・ゲート４４
と３状態駆動器４６を具えている。この周波数検出器は
入力Ｆｒｅｆ２とｖＣＯ２と出力ＦＯ２を持っている。
この検出器の機能は第５図の状態遷移図によって示され
ている。
ている。
スタート状態において、すべての３つのフリップ・フロ
ップＱ４ 、Ｑ５ 、Ｑ６はゼロ状態にあり、それらの
非反転出力は論理ｒＯＪの値にあり、従ってそれらの反
転出力は「１」にあることを意味している。アンド・ゲ
ート４２とノア・ゲート４４は３状態駆動器４６を不活
性にし、このことは、極端に高いインピーダンス（Ｈｉ
Ｚ）あるいはオープン回路さえ有しているものとして
考えられることを意味している。入力Ｆｒｅ！ｆ２にお
ける参照周波数の上昇エツジはフリップ・フリップＱ４
をその「１」状態にセットし、それは３状態駆動器４６
を活性化し、出力ＦＯ２においてポンプ・アップ信号を
発生する。入力Ｆｒｅｆ ２の次の上昇エツジを受信し
た後、フリップ・フロップＱ５はまた「１」にセットさ
れ、３状態駆動器４６を不動作にする。・周波数検出器
１４Ｂは入力ＶＣＯ２におけるｖＣＯ信号の上昇エツジ
を待ち、そこではフリップ・フロップＱ６は「１」にセ
ットされる。フリップ・フロップＱ６のハイ出力信号は
フリップ・ロツプＱ４と０５の双方をリセットし、３状
態駆動器４６を通して出力ＦＯ２において、ポンプ・ダ
ウン信号を発生し、これはノア・ゲート４４を経由して
エネーブルされる。
ップＱ４ 、Ｑ５ 、Ｑ６はゼロ状態にあり、それらの
非反転出力は論理ｒＯＪの値にあり、従ってそれらの反
転出力は「１」にあることを意味している。アンド・ゲ
ート４２とノア・ゲート４４は３状態駆動器４６を不活
性にし、このことは、極端に高いインピーダンス（Ｈｉ
Ｚ）あるいはオープン回路さえ有しているものとして
考えられることを意味している。入力Ｆｒｅ！ｆ２にお
ける参照周波数の上昇エツジはフリップ・フリップＱ４
をその「１」状態にセットし、それは３状態駆動器４６
を活性化し、出力ＦＯ２においてポンプ・アップ信号を
発生する。入力Ｆｒｅｆ ２の次の上昇エツジを受信し
た後、フリップ・フロップＱ５はまた「１」にセットさ
れ、３状態駆動器４６を不動作にする。・周波数検出器
１４Ｂは入力ＶＣＯ２におけるｖＣＯ信号の上昇エツジ
を待ち、そこではフリップ・フロップＱ６は「１」にセ
ットされる。フリップ・フロップＱ６のハイ出力信号は
フリップ・ロツプＱ４と０５の双方をリセットし、３状
態駆動器４６を通して出力ＦＯ２において、ポンプ・ダ
ウン信号を発生し、これはノア・ゲート４４を経由して
エネーブルされる。
入力ＶＣＯ２における次の上昇エツジにおいて、フリッ
プ・フロップＱ６はフリップ・フロップＱ５からｒＯＪ
状態をとり、３状態駆動器４６を不活性にする。この時
に最初の状態に再び達し、状態の新しいサイクルがスタ
ートされよう。
プ・フロップＱ６はフリップ・フロップＱ５からｒＯＪ
状態をとり、３状態駆動器４６を不活性にする。この時
に最初の状態に再び達し、状態の新しいサイクルがスタ
ートされよう。
出力ＦＯ２が参照周波数の全期間に「ポンプ・アップ」
信号を発生し、その後で、■ＣＯ出力信号の次の全期間
に「ポンプ・ダウン」信号を発生−することに注目され
よう。これらの信号をループ・フィルタに印加すること
により、Ｖ ｃ、１２に対する制御電圧が発生される。
信号を発生し、その後で、■ＣＯ出力信号の次の全期間
に「ポンプ・ダウン」信号を発生−することに注目され
よう。これらの信号をループ・フィルタに印加すること
により、Ｖ ｃ、１２に対する制御電圧が発生される。
（第１図を見よ。）（要約）
種々の応用において、位相ロックループ（Ｐ ＬＬ）回
路がデータ搬送波抽出に対し広く使用されている。通例
のＰＬＬは、入力データ信号が存在せず、従って、新し
いデータ信号のロッキングに相対的に長い時間をとる様
な場合に、ＶＣＯ発振周波数はその最小周波数から最大
周波数まで駆動されるという欠点を持っている。入力デ
ータ信号がしばしば中断され、急速なロッキングが必要
とされる様な応用（例えばディスク制御装置のＰＬＬ１
路）では、このことは受は入れられぬことである。本発
明は新しいＰＬＬ回路と、データ入力信号が存在しない
場合に、前もって決められた参照周波数によってＶＣＯ
を制御することで長いロック捕捉時間を防ぐための新し
い位相検出器を提供する。
路がデータ搬送波抽出に対し広く使用されている。通例
のＰＬＬは、入力データ信号が存在せず、従って、新し
いデータ信号のロッキングに相対的に長い時間をとる様
な場合に、ＶＣＯ発振周波数はその最小周波数から最大
周波数まで駆動されるという欠点を持っている。入力デ
ータ信号がしばしば中断され、急速なロッキングが必要
とされる様な応用（例えばディスク制御装置のＰＬＬ１
路）では、このことは受は入れられぬことである。本発
明は新しいＰＬＬ回路と、データ入力信号が存在しない
場合に、前もって決められた参照周波数によってＶＣＯ
を制御することで長いロック捕捉時間を防ぐための新し
い位相検出器を提供する。
第１図は、本発明による位相検出器と周波数検出器が使
用されるＰＬＬ回路を、 第２図は、本発明による位相検出器を、第３図は、周波
数検出器の実施例を、 第４図は、周波数検出器の別の実施例を、第５図は、第
４図の周波数検出器の状態遷移図を示している。 則・・・位相検出器 １２・Ｖ ＣＯ旦、歴、皿・・
・周波数検出器 ２１．２２．２３・・・フリップ・フロップ２５・・・
ゲート ２４．２６．２８・・・インバータ３２・・
・ノア・ゲート ３４・・・′３状態駆動器４２・・
・アンド・ゲート ４４・・・ノア・ゲート４６・・・
３状態駆動器 ＣＦ ・・・キャパシタ ＣＬＫ・・・クロック入力Ｄ
・・・データ入力 ＤＡＴＩＮ・・・データ入力ＦＯ
１、Ｆｏ２・・・出力 ＦＲＥＱ ＤＥＴ・・・周波数検出器Ｆ ｒｅｆ・・
・参照周波数 Ｆ ｒｅｆ□、Ｆｒｅｆ２・・・参照周波数入力ＰＵ・
・・ポンプ・アップ信号 ＰＤ・・・ポンプ・ダウン信号 Ｑ４〜Ｑ１０・・・フリップ・フロップＲ１、Ｒ２・・
・抵抗 Ｒ８Ｔ・・・リセット入力ｖＣＯ・・・電圧
制御発振器 ＶＣＯＩＮ・・・データ入力 φＤＥＴ・・・位相検出器 特許出願人 エヌ・ベー・フィリップス・フルーイ
ランペンファブリケン
用されるＰＬＬ回路を、 第２図は、本発明による位相検出器を、第３図は、周波
数検出器の実施例を、 第４図は、周波数検出器の別の実施例を、第５図は、第
４図の周波数検出器の状態遷移図を示している。 則・・・位相検出器 １２・Ｖ ＣＯ旦、歴、皿・・
・周波数検出器 ２１．２２．２３・・・フリップ・フロップ２５・・・
ゲート ２４．２６．２８・・・インバータ３２・・
・ノア・ゲート ３４・・・′３状態駆動器４２・・
・アンド・ゲート ４４・・・ノア・ゲート４６・・・
３状態駆動器 ＣＦ ・・・キャパシタ ＣＬＫ・・・クロック入力Ｄ
・・・データ入力 ＤＡＴＩＮ・・・データ入力ＦＯ
１、Ｆｏ２・・・出力 ＦＲＥＱ ＤＥＴ・・・周波数検出器Ｆ ｒｅｆ・・
・参照周波数 Ｆ ｒｅｆ□、Ｆｒｅｆ２・・・参照周波数入力ＰＵ・
・・ポンプ・アップ信号 ＰＤ・・・ポンプ・ダウン信号 Ｑ４〜Ｑ１０・・・フリップ・フロップＲ１、Ｒ２・・
・抵抗 Ｒ８Ｔ・・・リセット入力ｖＣＯ・・・電圧
制御発振器 ＶＣＯＩＮ・・・データ入力 φＤＥＴ・・・位相検出器 特許出願人 エヌ・ベー・フィリップス・フルーイ
ランペンファブリケン
Claims (1)
- 【特許請求の範囲】 １、電圧制御発振器の周波数信号を受信するための第１
入力と、データ信号を受信するためのデータ入力および
少くとも１つの出力を有する位相検出器で、データ信号
の繰返しと、周波数信号の繰返しとの一連の比較の結果
として出力信号を発生するディジタル比較回路を具える
位相検出器において、比較回路はデータ信号のスタート
によって毎回トリガーされ、発生された出力信号は、も
し周波数信号が上記のスタートにおいて第１状態にある
なら、データ信号の上記のスタートから周波数信号の次
の遷移に至る第１状態にあるか、あるいは、もし周波数
信号が上記のスタートにおいて第２状態にあるなら、周
波数信号が第１状態にある次の全時間間隔の間に第２状
態にあることを特徴とする位相検出器。 ２、比較回路は第１、第２および第３のＤ形フリップ・
フロップを具え、第１と第２のＤ形フリップ・フロップ
はデータ入力に接続されたそれらのクロック入力を有し
、第３のＤ形フリップ・フロップは第１のＤ形フリップ
・フロップのリセット入力および第１入力に接続された
それらのクロック入力を有することを特徴とする特許請
求の範囲第１項記載の位相検出器。 ３、位相検出器の少くとも１つの出力が、出力信号が発
生されていない場合には高インピーダンス状態にあるこ
とを特徴とする特許請求の範囲第１項あるいは第２項記
載の位相検出器。 ４、位相検出器は第１、第２および第３のＤ形フリップ
・フロップ（ＦＦ）を具え、各々、データ入力（Ｄ）、
非反転出力（Ｑ）および／あるいは反転出力（＠Ｑ＠）
、クロック入力（ＣＬＫ）およびリセット入力（ＲＳＴ
）を有し、第１と第２のフリップ・フロップのクロック
入力（ＣＬＫ）はデータ入力に接続され、第３のフリッ
プ・フロップのクロック入力（ＣＬＫ）はフリップ・フ
ロップのリセット入力に接続され、位相検出器の第１入
力は第２フリップ・フロップのＤ入力および第１インバ
ータを通して第１フリップ・フロップのリセット入力（
ＲＳＴ）に接続され、上記の第１入力は更に第１ナンド
・ゲートの第１入力に接続され、その第２入力は第２フ
リップ・フロップの反転出力（＠Ｑ＠）に接続され、そ
の出力は第３フリップ・フロップのリセット入力（ＲＳ
Ｔ）に接続され、その反転出力（＠Ｑ＠）は第２フリッ
プ・フロップのリセット入力（ＲＳＴ）および第１の３
状態駆動器の制御入力に接続され、第２フリップ・フロ
ップの非反転出力（Ｑ）は第３フリップ・フロップのＤ
入力に接続され、第１フリップ・フロップの反転出力（
＠Ｑ＠）は第２の３状態駆動器の制御入力に接続され、
そして第１フリップ・フロップのＤ入力は固定２進値を
受信し、上記の第１と第２の３状態駆動器の出力は制御
入力の活性化において補数の２進信号を発生し、位相検
出器の出力を形成するために相互接続されていることを
特徴とする特許請求の範囲第１項、第２項、あるいは第
３項記載の位相検出器。 ５、周波数検出器の第１入力と位相検出器の第１入力に
接続されている発振器出力を有する電圧制御発振器（Ｖ
ＣＯ）を具え、その出力は、出力が電圧制御発振器（Ｖ
ＣＯ）の制御入力に接続されているループ・フィルタの
第１と第２のフィルタ入力それぞれに接続され、位相検
出器は更にデータ信号を受信するためのデータ入力を具
えており、周波数検出器は参照周波数を受信するための
参照入力を具えている位相ロックループ（ＰＬＬ）回路
において、ＰＬＬ回路が、 ａ、電圧制御発振器の周波数信号を受信するための第１
入力と、データ信号を受信するためのデータ入力および
少くとも１つの出力を有する位相検出器で、データ信号
の繰返しと、周波数信号の繰返しとの一連の比較の結果
として出力信号を発生するディジタル比較回路を具える
位相検出器において、比較回路はデータ信号のスタート
によって毎回トリガ−され、発生された出力信号は、も
し周波数信号が上記のスタートにおいて第１状態にある
なら、データ信号の上記のスタートから周波数信号の次
の遷移に至る第１状態にあるか、あるいは、もし周波数
信号が上記のスタートにおいて第２状態にあるなら、周
波数信号が第１状態にある次の全時間間隔の間に第２状
態にあることを特徴とする位相検出器、 ｂ、比較回路は第１、第２および第３のＤ形フリップ・
フロップを具え、第１と第２のＤ形フリップ・フロップ
はデータ入力に接続されたそれらのクロック入力を有し
、第３のＤ形フリップ・フロップは第１のＤ形フリップ
・フロップのリセット入力および第１入力に接続された
それらのクロック入力を有することを特徴とするａ項記
載の位相検出器、 ｃ、位相検出器の少くとも１つの出力が、出力信号が発
生されていない場合には高インピーダンス状態にあるこ
とを特徴とするａ項あるいはｂ項記載の位相検出器、 ｄ、位相検出器は第１、第２および第３のＤ形フリップ
・フロップ（ＦＦ）を具え、各々、データ入力（Ｄ）、
非反転出力（Ｑ）および／あるいは反転出力（＠Ｑ＠）
、クロック入力（ＣＬＫ）およびリセット入力（ＲＳＴ
）を有し、第１と第２のフリップ・フロップのクロック
入力（ＣＬＫ）はデータ入力に接続され、第３のフリッ
プ・フロップのクロック入力（ＣＬＫ）はフリップ・フ
ロップのリセット入力に接続され、位相検出器の第１入
力は第２フリップ・フロップのＤ入力および第１インバ
ータを通して第１フリップ・フロップのリセット入力（
ＲＳＴ）に接続され、上記の第１入力は更に第１ナンド
・ゲートの第１入力に接続され、その第２入力は第２フ
リップ・フロップの反転出力（Ｑ）に接続され、その出
力は第３フリップ・フロップのリセット入力（ＲＳＴ）
に接続され、その反転出力（Ｑ）は第２フリップ・フロ
ップのリセット入力（ＲＳＴ）および第１の３状態駆動
器の制御入力に接続され、第２フリップ・フロップの非
反転出力（Ｑ）は第３フリップ・フロップのＤ入力に接
続され、第１フリップ・フロップの反転出力（＠Ｑ＠）
は第２の３状態駆動器の制御入力に接続され、そして第
１フリップ・フロップのＤ入力は固定２進値を受信し、
上記の第１と第２の３状態駆動器の出力は制御入力の活
性化において補数の２進信号を発生し、位相検出器の出
力を形成するために相互接続されていることを特徴とす
るａ項、ｂ項、あるいはｃ項記載の位相検出器、を具え
ることを特徴とする位相ロックループ回路。 ６、周波数検出器の第１入力と位相検出器の第１入力に
接続されている発振器出力を有する電圧制御発振器（Ｖ
ＣＯ）を具え、その出力は、出力が電圧制御発振器（Ｖ
ＣＯ）の制御入力に接続されているループ・フィルタの
第１と第２のフィルタ入力それぞれに接続され、位相検
出器は更にデータ信号を受信するためのデータ入力を具
えており、周波数検出器は参照周波数を受信するための
参照入力を具えている位相ロックループ（ＰＬＬ）回路
において、ＰＬＬ回路が、 ａ、電圧制御発振器の周波数信号を受信するための第１
入力と、データ信号を受信するためのデータ入力および
少くとも１つの出力を有する位相検出器で、データ信号
の繰返しと、周波数信号の繰返しとの一連の比較の結果
として出力信号を発生するディジタル比較回路を具える
位相検出器において、比較回路はデータ信号のスタート
によって毎回トリガーされ、発生された出力信号は、も
し周波数信号が上記のスタートにおいて第１状態にある
なら、データ信号の上記のスタートから周波数信号の次
の遷移に至る第１状態にあるか、あるいは、もし周波数
信号が上記のスタートにおいて第２状態にあるなら、周
波数信号が第１状態にある次の全時間間隔の間に第２状
態にあることを特徴とする位相検出器、 ｂ、比較回路は第１、第２および第３のＤ形フリップ・
フロップを具え、第１と第２のＤ形フリップ・フロップ
はデータ入力に接続されたそれらのクロック入力を有し
、第３のＤ形フリップ・フロップは第１のＤ形フリップ
・フロップのリセット入力および第１入力に接続された
それらのクロック入力を有することを特徴とするａ項記
載の位相検出器、 ｃ、位相検出器の少くとも１つの出力が、出力信号が発
生されていない場合には高インピーダンス状態にあるこ
とを特徴とするａ項あるいはｂ項記載の位相検出器、 ｄ、位相検出器は第１、第２および第３のＤ形フリップ
・フロップ（ＦＦ）を具え、各々、データ入力（Ｄ）、
非反転出力（Ｑ）および／あるいは反転出力（＠Ｑ＠）
、クロック入力（ＣＬＫ）およびリセット入力（ＲＳＴ
）を有し、第１と第２のフリップ・フロップのクロック
入力（ＣＬＫ）はデータ入力に接続され、第３のフリッ
プ・フロップのクロック入力（ＣＬＫ）はフリップ・フ
ロップのリセット入力に接続され、位相検出器の第１入
力は第２フリップ・フロップのＤ入力および第１インバ
ータを通して第１フリップ・フロップのリセット入力（
ＲＳＴ）に接続され、上記の第１入力は更に第１ナンド
・ゲートの第１入力に接続され、その第２入力は第２フ
リップ・フロップの反転出力（＠Ｑ＠）に接続され、そ
の出力は第３フリップ・フロップのリセット入力（ＲＳ
Ｔ）に接続され、その反転出力（Ｑ）は第２フリップ・
フロップのリセット入力（ＲＳＴ）および第１の３状態
駆動器の制御入力に接続され、第２フリップ・フロップ
の非反転出力（Ｑ）は第３フリップ・フロップのＤ入力
に接続され、第１フリップ・フロップの反転出力（＠Ｑ
＠）は第２の３状態駆動器の制御入力に接続され、そし
て第１フリップ・フロップのＤ入力は固定２進値を受信
し、上記の第１と第２の３状態駆動器の出力は制御入力
の活性化において補数の２進信号を発生し、位相検出器
の出力を形成するために相互接続されていることを特徴
とするａ項、ｂ項、あるいはｃ項記載の位相検出器、を
具える位相ロックループ（ＰＬＬ）回路の応用に適した
周波数検出器において、周波数検出器は、第４、第５お
よび第６のＤ形フリップ・フロップ（ＦＦ）を具え、そ
れにより周波数検出器の第１入力は第６のフリップ・フ
ロップのクロック入力（ＣＬＫ）に接続され、 第４および第５のフリップ・フロップのクロック入力（
ＣＬＫ）は参照入力に接続され、上記の後者のフリップ
・フロップのリセット入力（ＲＳＴ）は第６のフリップ
・フロップの非反転出力（Ｑ）および第３の３状態駆動
器の入力および第１のノア・ゲートの第１入力に接続さ
れ、その出力は第３の３状態駆動器の制御入力に接続さ
れ、第４および第５のフリップ・フロップの非反転出力
（Ｑ）は第５および第６のフリップ・フロップのＤ入力
にそれぞれ接続され、第４のフリップ・フロップのＤ入
力は固定２進値を受信し、第４のフリップ・フロップの
非反転出力（Ｑ）は更に第１アンド・ゲートの第１入力
に接続され、その第２入力は第５のフリップ・フロップ
の反転出力（＠Ｑ＠）に接続され、そしてその出力は第
１のノア・ゲートの第２入力に接続されていることを特
徴とする周波数検出器。 ７、位相ロックループ（ＰＬＬ）回路の応用に適した周
波数検出器において、周波数検出器は、第７、第８、第
９および第１０のＤ形フリップ・フロップを具え、第７
および第９のフリップ・フロップのＤ入力は固定２進値
を受信し、第７および第８のフリップ・フロップのクロ
ック入力（ＣＬＫ）は参照入力に接続され、第９および
第１０のフリップ・フロップのクロック入力（ＣＬＫ）
は周波数検出器の第１入力に接続され、第７および第９
のフリップ・フロップの非反転出力（Ｑ）はそれぞれ第
８および第１０のフリップ・フロップのＤ入力に接続さ
れ、その非反転出力（Ｑ）はナンド・ゲートの入力に接
続され、その出力は周波数検出器のフリップ・フロップ
のリセット入力（ＲＳＴ）に接続され、周波数検出器は
更に、第１および第２の２入力ノア・ゲートと第１およ
び第２の３入力ノア・ゲートを具え、３入力ノア・ゲー
トの出力は第１と第２の３状態駆動器それぞれの制御入
力に接続され、その出力は周波数検出器の出力を形成す
るために相互接続され、第７および第９のフリップ・フ
ロップの反転出力（＠Ｑ＠）は第１と第２の２入力ノア
・ゲートそれぞれの入力と共に第２と第１の３入力ノア
・ゲートそれぞれの入力にも接続され、第８および第１
０のフリップ・フロップの非反転出力（Ｑ）は第１と第
２の２入力ノア・ゲートそれぞれの第２入力と共に、第
２と第１の３入力ノア・ゲートそれぞれの入力にも接続
され、その後者のノア・ゲートは、第１および第２の３
状態駆動器の出力上に補数の２進信号を発生するために
第２と第１のノアゲートそれぞれの出力に接続されたそ
れらの第３入力を有していることを特徴とする特許請求
の範囲第６項記載の周波数検出器。 ８、以下の、 ア、電圧制御発振器の周波数信号を受信するための第１
入力と、データ信号を受信する ためのデータ入力および少くとも１つの出力を有する位
相検出器で、データ信号の繰返しと、周波数信号の繰返
しとの一連の比較の結果として出力信号を発生するディ
ジタル比較回路を具える位相検出器において、比較回路
はデータ信号のスタートによって毎回トリガーされ、発
生された出力信号は、もし周波数信号が上記のスタート
において第１状態にあるなら、データ信号の上記のスタ
ートから周波数信号の次の遷移に至る第１状態にあるか
、あるいは、もし周波数信号が上記のスタートにおいて
第２状態にあるなら、周波数信号が第１状態にある次の
全時間間隔の間に第２状態にあることを特徴とする位相
検出器、 イ、比較回路は第１、第２および第３のＤ形フリップ・
フロップを具え、第１と第２のＤ形フリップ・フロップ
はデータ入力に接続されたそれらのクロック入力を有し
、第３のＤ形フリップ・フロップは第１のＤ形フリップ
・フロップのリセット入力および第１入力に接続された
それらのクロック入力を有することを特徴とするア項記
載の位相検出器、 ウ、位相検出器の少くとも１つの出力が、出力信号が発
生されていない場合には高インピーダンス状態にあるこ
とを特徴とするア項あるいはイ項記載の位相検出器、 エ、位相検出器は第１、第２および第３のＤ形フリップ
・フロップ（ＦＦ）を具え、各々、データ入力（Ｄ）、
非反転出力（Ｑ）および／あるいは反転出力（＠Ｑ＠）
、クロック入力（ＣＬＫ）およびリセット入力（ＲＳＴ
）を有し、第１と第２のフリップ・フロップのクロック
入力（ＣＬＫ）はデータ入力に接続され、第３のフリッ
プ・フロップのクロック入力（ＣＬＫ）はフリップ・フ
ロップのリセット入力に接続され、位相検出器の第１入
力は第２フリップ・フロップのＤ入力および第１インバ
ータを通して第１フリップ・フロップのリセット入力（
ＲＳＴ）に接続され、上記の第１入力は更に第１ナンド
・ゲートの第１入力に接続され、その第２入力は第２フ
リップ・フロップの反転出力（＠Ｑ＠）に接続され、そ
の出力は第３フリップ・フロップのリセット入力（ＲＳ
Ｔ）に接続され、その反転出力（＠Ｑ＠）は第２フリッ
プ・フロップのリセット入力（ＲＳＴ）および第１の３
状態駆動器の制御入力に接続され、第２フリップ・フロ
ップの非反転出力（Ｑ）は第３フリップ・フロップのＤ
入力に接続され、第１フリップ・フロップの反転出力（
＠Ｑ＠）は第２の３状態駆動器の制御入力に接続され、
そして第１フリップ・フロップのＤ入力は固定２進値を
受信し、上記の第１と第２の３状態駆動器の出力は制御
入力の活性化において補数の２進信号を発生し、位相検
出器の出力を形成するために相互接続されていることを
特徴とするア項、イ項、あるいはウ項記載の位相検出器
、 オ、周波数検出器の第１入力と位相検出器の第１入力に
接続されている発振器出力を有する電圧制御発振器（Ｖ
ＣＯ）を具え、その出力は、出力が電圧制御発振器（Ｖ
ＣＯ）の制御入力に接続されているループ・フィルタの
第１と第２のフィルタ入力それぞれに接続され、位相検
出器は更にデータ信号を受信するためのデータ入力を具
えており、周波数検出器は参照周波数を受信するための
参照入力を具えている位相ロックループ（ＰＬＬ）回路
において、ＰＬＬ回路が、 ａ、電圧制御発振器の周波数信号を受信するための第１
入力と、データ信号を受信するためのデータ入力および
少くとも１つの出力を有する位相検出器で、データ信号
の繰返しと、周波数信号の繰返しとの一連の比較の結果
として出力信号を発生するディジタル比較回路を具える
位相検出器において、比較回路はデータ信号のスタート
によって毎回トリガーされ、発生された出力信号は、も
し周波数信号が上記のスタートにおいて第１状態にある
なら、データ信号の上記のスタートから周波数信号の次
の遷移に至る第１状態にあるか、あるいは、もし周波数
信号が上記のスタートにおいて第２状態にあるなら、周
波数信号が第１状態にある次の全時間間隔の間に第２状
態にあることを特徴とする位相検出器、 ｂ、比較回路は第１、第２および第３のＤ形フリップ・
フロップを具え、第１と第２のＤ形フリップ・フロップ
はデータ入力に接続されたそれらのクロック入力を有し
、第３のＤ形フリップ・フロップは第１のＤ形フリップ
・フロップのリセット入力および第１入力に接続された
それらのクロック入力を有することを特徴とするａ項記
載の位相検出器、 ｃ、位相検出器の少くとも１つの出力が、出力信号が発
生されていない場合には高インピーダンス状態にあるこ
とを特徴とするａ項あるいはｂ項記載の位相検出器、 ｄ、位相検出器は第１、第２および第３のＤ形フリップ
・フロップ（ＦＦ）を具え、各々、データ入力（Ｄ）、
非反転出力（Ｑ）および／あるいは反転出力（＠Ｑ＠）
、クロック入力（ＣＬＫ）およびリセット入力（ＲＳＴ
）を有し、第１と第２のフリップ・フロップのクロック
入力（ＣＬＫ）はデータ入力に接続され、第３のフリッ
プ・フロップのクロック入力（ＣＬＫ）はフリップ・フ
ロップのリセット入力に接続され、位相検出器の第１入
力は第２フリップ・フロップのＤ入力および第１インバ
ータを通して第１フリップ・フロップのリセット入力（
ＲＳＴ）に接続され、上記の第１入力は更に第１ナンド
・ゲートの第１入力に接続され、その第２入力は第２フ
リップ・フロップの反転出力（Ｑ）に接続され、その出
力は第３フリップ・フロップのリセット入力（ＲＳＴ）
に接続され、その反転出力（Ｑ）は第２フリップ・フロ
ップのリセット入力（ＲＳＴ）および第１の３状態駆動
器の制御入力に接続され、第２フリップ・フロップの非
反転出力（Ｑ）は第３フリップ・フロップのＤ入力に接
続され、第１フリップ・フロップの反転出力（Ｑ）は第
２の３状態駆動器の制御入力に接続され、そして第１フ
リップ・フロップのＤ入力は固定２進値を受信し、上記
の第１と第２の３状態駆動器の出力は制御入力の活性化
において補数の２進信号を発生し、位相検出器の出力を
形成するために相互接続されていることを特徴とするａ
項、ｂ項、あるいはｃ項記載の位相検出器、を具えるこ
とを特徴とする位相ロックループ回路、 カ、周波数検出器の第１入力と位相検出器の第１入力に
接続されている発振器出力を有する電圧制御発振器（Ｖ
ＣＯ）を具え、その出力は、出力が電圧制御発振器（Ｖ
ＣＯ）の制御入力に接続されているループ・フィルタの
第１と第２のフィルタ入力それぞれに接続され、位相検
出器は更にデータ信号を受信するためのデータ入力を具
えており、周波数検出器は参照周波数を受信するための
参照入力を具えている位相ロックループ（ＰＬＬ）回路
において、ＰＬＬ回路が、 ａ、電圧制御発振器の周波数信号を受信するための第１
入力と、データ信号を受信するためのデータ入力および
少くとも１つの出力を有する位相検出器で、データ信号
の繰返しと、周波数信号の繰返しとの一連の比較の結果
として出力信号を発生するディジタル比較回路を具える
位相検出器において、比較回路はデータ信号のスタート
によって毎回トリガーされ、発生された出力信号は、も
し周波数信号が上記のスタートにおいて第１状態にある
なら、データ信号の上記のスタートから周波数信号の次
の遷移に至る第１状態にあるか、あるいは、もし周波数
信号が上記のスタートにおいて第２状態にあるなら、周
波数信号が第１状態にある次の全時間間隔の間に第２状
態にあることを特徴とする位相検出器、 ｂ、比較回路は第１、第２および第３のＤ形フリップ・
フロップを具え、第１と第２のＤ形フリップ・フロップ
はデータ入力に接続されたそれらのクロック入力を有し
、第３のＤ形フリップ・フロップは第１のＤ形フリップ
・フロップのリセット入力および第１入力に接続された
それらのクロック入力を有することを特徴とするａ項記
載の位相検出器、 ｃ、位相検出器の少くとも１つの出力が、出力信号が発
生されていない場合には高インピーダンス状態にあるこ
とを特徴とするａ項あるいはｂ項記載の位相検出器、 ｄ、位相検出器は第１、第２および第３のＤ形フリップ
・フロップ（ＦＦ）を具え、各々、データ入力（Ｄ）、
非反転出力（Ｑ）および／あるいは反転出力（＠Ｑ＠）
、クロック入力（ＣＬＫ）およびリセット入力（ＲＳＴ
）を有し、第１と第２のフリップ・フロップのクロック
入（ＣＬＫ）およびリセット入力（ＲＳＴ）を有し、第
１と第２のフリップ・フロップのクロック入力（ＣＬＫ
）はデータ入力に接続され、第３のフリップ・フロップ
のクロック入力（ＣＬＫ）はフリップ・フロップのリセ
ット入力に接続され、位相検出器の第１入力は第２フリ
ップ・フロップのＤ入力および第１インバータを通して
第１フリップ・フロップのリセット入力（ＲＳＴ）に接
続され、上記の第１入力は更に第１ナンド・ゲートの第
１入力に接続され、その第２入力は第２フリップ・フロ
ップの反転出力（＠Ｑ＠）に接続され、その出力は第３
フリップ・フロップのリセット入力（ＲＳＴ）に接続さ
れ、その反転出力（＠Ｑ＠）は第２フリップ・フロップ
のリセット入力（ＲＳＴ）および第１の３状態駆動器の
制御入力に接続され、第２フリップ・フロップの非反転
出力（Ｑ）は第３フリップ・フロップのＤ入力に接続さ
れ、第１フリップ・フロップの反転出力（＠Ｑ＠）は第
２の３状態駆動器の制御入力に接続され、そして第１フ
リップ・フロップのＤ入力は固定２進値を受信し、上記
の第１と第２の３状態駆動器の出力は制御入力の活性化
において補数の２進信号を発生し、位相検出器の出力を
形成するために相互接続されていることを特徴とするａ
項、ｂ項、あるいはｃ項記載の位相検出器、を具える位
相ロックループ（ＰＬＬ）回路の応用に適した周波数検
出器において、 周波数検出器は、第４、第５および第６のＤ形フリップ
・フロップ（ＦＦ）を具え、それにより周波数検出器の
第１入力は第６のフリップ・フロップのクロック入力（
ＣＬＫ）に接続され、第４および第５のフリップ・フロ
ップのクロック入力（ＣＬＫ）は参照入力に接続され、
上記の後者のフリップ・フロップのリセット入力（ＲＳ
Ｔ）は第６のフリップ・フロップの非反転出力（Ｑ）お
よび第３の３状態駆動器の入力および第１のノア・ゲー
トの第１入力に接続され、その出力は第３の３状態駆動
器の制御入力に接続され、第４および第５のフリップ・
フロップの非反転出力（Ｑ）は第５および第６のフリッ
プ・フロップのＤ入力にそれぞれ接続され、第４のフリ
ップ・フロップのＤ入力は固定２進値を受信し、第４の
フリップ・フロップの非反転出力（Ｑ）は更に第１アン
ド・ゲートの第１入力に接続され、その第２入力は第５
のフリップ・フロップの反転出力（＠Ｑ＠）に接続され
、そしてその出力は第１のノア・ゲートの第２入力に接
続されていることを特徴とする周波数検出器、 キ、位相ロックループ（ＰＬＬ）回路の応用に適した周
波数検出器において、周波数検出器は、第７、第８、第
９および第１０のＤ形フリップ・フロップを具え、第７
および第９のフリップ・フロップのＤ入力は固定２進値
を受信し、第７および第８のフリップ・フロップのクロ
ック入力（ＣＬＫ）は参照入力に接続され、第９および
第１０のフリップ・フロップのクロック入力（ＣＬＫ）
は周波数検出器の第１入力に接続され、第７および第９
のフリップ・フロップの非反転出力（Ｑ）はそれぞれ第
８および第１０のフリップ・フロップのＤ入力に接続さ
れ、その非反転出力（Ｑ）はナンド・ゲートの入力に接
続され、その出力は周波数検出器のフリップ・フロップ
のリセット入力（ＲＳＴ）に接続され、周波数検出器は
更に、第１および第２の２入力ノア・ゲートと第１およ
び第２の３入力ノア・ゲートを具え、３入力ノア・ゲー
トの出力は第１と第２の３状態駆動器それぞれの制御入
力に接続され、その出力は周波数検出器の出力を形成す
るために相互接続され、第７および第９のフリップ・フ
ロップの反転出力（＠Ｑ＠）は第１と第２の２入力ノア
・ゲートそれぞれの入力と共に第２と第１の３入力ノア
・ゲートそれぞれの入力にも接続され、第８および第１
０のフリップ・フロップの非反転出力（Ｑ）は第１と第
２の２入力ノア・ゲートそれぞれの第２入力と共に、第
２と第１の３入力ノア・ゲートそれぞれの入力にも接続
され、その後者のノア・ゲートは、第１および第２の３
状態駆動器の出力上に補数の２進信号を発生するために
第２と第１のノア・ゲートそれぞれの出力に接続された
それらの第３入力を有していることを特徴とする特許請
求の範囲第６項記載の周波数検出器、のいずれかに記載
されている回路を具える集積回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/619,093 US4583053A (en) | 1984-06-11 | 1984-06-11 | Phase detector insensitive to missing pulses |
| US619093 | 1984-06-11 | ||
| US619096 | 1984-06-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS614326A true JPS614326A (ja) | 1986-01-10 |
Family
ID=24480438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60125260A Pending JPS614326A (ja) | 1984-06-11 | 1985-06-11 | 位相検出器と該位相検出器を具えるｐｌｌ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4583053A (ja) |
| JP (1) | JPS614326A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61205022A (ja) * | 1985-03-08 | 1986-09-11 | Mitsubishi Electric Corp | 位相同期回路 |
| US6423060B1 (en) | 1999-01-07 | 2002-07-23 | Asahi Kogaku Kogyo Kabushiki Kaisha | High-frequency instrument for endoscope |
| US6423054B1 (en) | 1999-08-04 | 2002-07-23 | Asahi Kogaku Kogyo Kabushiki Kaisha | Operation wire connecting part in endoscopic treating instrument |
| US6471690B1 (en) | 1999-08-04 | 2002-10-29 | Asahi Kogaku Kogyo Kabushiki Kaisha | Connecting part in endoscopic treating instrument |
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|---|---|---|---|---|
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| US3986125A (en) * | 1975-10-31 | 1976-10-12 | Sperry Univac Corporation | Phase detector having a 360 linear range for periodic and aperiodic input pulse streams |
| US4380815A (en) * | 1981-02-25 | 1983-04-19 | Rockwell International Corporation | Simplified NRZ data phase detector with expanded measuring interval |
| US4371974A (en) * | 1981-02-25 | 1983-02-01 | Rockwell International Corporation | NRZ Data phase detector |
| US4408165A (en) * | 1981-11-16 | 1983-10-04 | International Standard Electric Corporation | Digital phase detector |
-
1984
- 1984-06-11 US US06/619,093 patent/US4583053A/en not_active Expired - Fee Related
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1985
- 1985-06-11 JP JP60125260A patent/JPS614326A/ja active Pending
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| US6423054B1 (en) | 1999-08-04 | 2002-07-23 | Asahi Kogaku Kogyo Kabushiki Kaisha | Operation wire connecting part in endoscopic treating instrument |
| US6471690B1 (en) | 1999-08-04 | 2002-10-29 | Asahi Kogaku Kogyo Kabushiki Kaisha | Connecting part in endoscopic treating instrument |
Also Published As
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|---|---|
| US4583053A (en) | 1986-04-15 |
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