JPS62234421A - 位相ロツクル−プ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は一般に位相ロックループに係り、更に詳細には
、プログラム可能遅延線を使用してクロック信号の基準
信号に対する位相誤差を最小にする位相ロックループに
関する。

〔発明の技術的背景及びその問題点〕

現時、データ記録装置はデータを、典型的には修正周波
数変調（ｍｏｄｉｆｉｅｄ−ｆｒｅｑｕｅｎｃｙ　ｍｏ
ｄｕｌａｔｉｏｎ；ＭＦＭ）のようなコーディング・フ
ォーマット（ｃｏｄｉｎｇｆｏｒｍａｌ）を利用して、
ディジタル形式で記録している。記録媒体上のデータは
同期化フィールド（ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ　
ｆｉｅｌｄ）とデータフィールド（ｄａＬａ　ｆｉｅｌ
ｄ）とを備えた区域（ｓｅｃｔｏｒ）に入っている。各
フィールドは精密に画定されているビットセル（ｂｉｔ
　ｃｅｌｌ）に分割されている。データのビットは各ビ
ットセル内の順序と磁束反転すなわち遷移の位置とを規
定することによりコード化されている。したがって、デ
ータをデコードすることができるようにするにはビット
セル内の磁束遷移の位置を非常に正確に決定することが
極めて重要である。ビットセルはデータクロックにより
規定されている。データの「窓（ｈｉｎｄｏｗ）　Ｊを
適切な時刻に規定してデータを正しくデコードするため
にデータクロックをデータに同期させること、な すＸわちロックさせることが必要である。ビットセルは
一つの、またはもっと多い、データの窓を備えている。

ビットセル内のデータ窓の数は利用するデータ・コード
化方法によって変る。

典型的には、テープまたはディスク駆動制御器はデータ
分離器（ｄａｔａ　５ｅｐａｒａｔｏｒ）または同様な
回路を備えており、その機能はコード化されたデータの
流れからデータを再生することである。データ分離器回
路はデータクロックをデータにロックさせるアナログ位
相ロックループ（位相比較器。

電圧制御発振器（ＶＣＯ）　、誤差増幅器、低域フィル
タ、およびパルス同期化論理回路から成る）を含またノ
イズやデータのドロップアウトに感じやすい。

市場で人手できる一つの製品（ＮＩＥＣＥｌｅｃｔｒｏ
ｎｉｃｓ社製のＵＰＤ９３０６ハードデイスク・インタ
ーフェイス）は２本の遅延線を使用してアナログｖＣＯ
の機能をシミュレートしている。１本の外部遅延線は、
それぞれがｌＯＭＨｚの周波数を有する、位相が等しく
ずれた１０本の基準クロックを発生するのに使用される
。遅延線の全体の遅れは１００ナノ秒（ｎｓ）であり、
これはクロックの周期に等しい。位相比較器は第２の遅
延線を使用してビットセルを１０個の別々の区間に分割
している。ｖＣＯの信号は位相のずれたクロック信号の
一つを選択して合成される。選択されるクロック信号は
データクロックのサンプリング（ｓａｍｐｌｉｎｇ　ｅ
ｄｇｅ）がビットセル内のどこで下がるかによって決ま
る。クロックが一方向または他の方向に位相がずれる割
合は結果として得られる周波数の増加または減少に対応
する。

（発明の目的〕 本発明は上述の欠点を解消するためになされたものであ
る。

〔発明の概要〕

本発明の原理によれば、水晶発振器、プログラム可能遅
延線１泣相検波器、およびループ制御状態機械（ｌｏｏ
ｐ　ｃｏｎｔｒｏｌ　５ｔａｔｅ　ｍａｃｈｉｎｅ）か
ら成るディジタル位相ロックループ（ＤＰＬＬ）が提供
される。１５　Ｍ　ｔｌ　ｚの基準クロック信号は水晶
発振器から発生し、プログラム可能遅延線に入力される
。遅延線は最大６６ｎ３の遅れを発生し、これは基準ク
ロックの完全な１周期であり、２ｎｓとびにプログラム
することができる。遅延線の出力は位相検波器でディジ
タル化されたデータ遷移（ｄａｔａ　ｔｒａｎｓｉｔｉ
ｏｎ）と比較される。基準クロック信号がデータ遷移よ
り進んでいるか遅れているかする場合には、遅延線はデ
ータ遷移と遅延線が出力した基準クロック信号との間の
位相誤差を最小にする方向にプログラムされる。

好ましい実施例では、制御状態機械は遅延線をプログラ
ムするように設けられた必要な操縦クロック発生論理（
ｓｔｅｅｒｉｎｇ　ａｎｄ　ｃｌｏｃｋｉｎｇ　ｌｏｇ
ｉｃ）を備えたアンプ・ダウンカウンタを備えている。

遅延線は離散的な’ｌ　ｎｓきざみでプログラムされる
ので、位相誤差がＯまで縮小することはない。データ遷
移の周波数が正確に１５Ｍｆｌｚの基準クロック周波数
に合えば、遅延線は隣接する’ｌ　ｎｓのステップ間で
交互にプログラムされることになる。遅延線の出力での
基準クロック信号は遅延線の＋１または一１ステップに
等しい位相ノイズすなわちジッタを含んでいる。このジ
ッタはトラッキング帯域フィルタで除かれる。

本発明のディジタル位相ロックループはデータ遷移周波
数の高調波にはロックしない。更に、このディジタル位
相ロックループはデータのドロップアウトあるいは高周
波ノイズのバースト（ｂｕｒｓ　ｔ）に影響されない。

ループ制御状態機械を使用することによりループを希望
どうりに節単にまたは複雑にすることができる。制御状
態機械は非常な高速ロッキングあるいは広範囲のトラッ
キングのような性能特徴を示すように容易に修正するこ
とができる。

〔発明の実施例〕

第１図を参照すると、本発明の原理による好ましい実施
例は水晶発振器１０．プログラム可能遅延線１２１位相
検波器１４．状態機械１６．およびトラッキング・フィ
ルタ１８を備えている。水晶発振器１０は１５　Ｍ　Ｈ
ｚの基準クロック信号を発生し、この信号は遅延線１２
に入力される。遅延線１２の出力は線路１１上の位相の
ずれた基準クロツタ（ｐｈａｓｅ　５ｈｉｆｔｅｄｒｅ
ｆｅｒｅｎｃｅ　ｃｌｏｃｋ）　３０１　（第３図に示
すＤＥＬＡＹ　ＣＬＫ３０１）である。位相のずれた基
準クロック信号は線路１１で位相検波器１４と結合され
、ここで位相のずれた基準クロック信号の立上り縁（ｒ
ｉｓｉｎｇ　ｅｄｇｅ）が線路１３のデータ信号入力の
立上り縁と比較される。位相検波器１４は位相のずれた
基準クロックとデータとの間の位相差の方向（すなわち
、進みまたは遅れ）を示すディジタル信号を状ＢＪａ械
１６へ入る線路１５上に発生する。位相のずれた基準ク
ロックがデータより進んでいれば、状態機械１６は遅延
線１２を位相のずれた基準クロックの遅れを増すように
プログラムし、これにより位相差を減らす。

位相のずれた基準クロックがデータより遅れていれば、
状態機械１６は遅延線１２を位相のずれた基準クロック
のデータに対する遅れの量を減らすようにプログラムす
る。遅延線１２は１パルスづつ離散的ステップでプログ
ラムされる。したがって位相のずれた基準クロックとデ
ータとの間の位相差を最小にするにはデータの数パルス
必要になることがある。位相検波器１４の線路１５への
出力は常にデータ機械１６に位相差を成る最小量まで減
少させ、したがって位相のずれた基準クロックをデータ
にロックさせる。遅延線１２は離散的ステップでしかプ
ログラムできないから、位相差は決してＯまで縮まるこ
とはなく、位相のずれた基準クロックにはいくらかのジ
ッタがある。遅延線１２の出力はジッタを除くトラッキ
ングフィルタ１８に結合されている。トラッキングフィ
ルタ１８の出力はＣＬＫおよびＣＬＫ　ＢＡＲと記され
ている一対のきれいな、ジッタの無い相補形（ｃｏｍｐ
ｌｅｍｅｎｔａｒｙ）クロック信号である。

好ましい実施例では、状態機械１６は位相のずれた基準
クロックとデータとの位相差をディジタル化されたデー
タの各パルスに対して離散的な量だけ減らすアップ・ダ
ウンカウンタとして実施されている。状態機械１６は希
望どうりに簡単にあるいは複雑にすることができるとい
うことは当業者には明らかであろう。たとえば、状態機
械１６は逐次比較法を使用して位相差を最小値まで減少
させるようにプログラムされたマイクロプロセッサとす
ることができる。更に、遅延線１２は、任意の所望の範
囲にわたり遅れの量を連続的に調節することができ、し
たがって位相差をある最小値にではなくＯに減らすよう
な仕方で実施することができる。

いて、読取りヘッド２０１は回転ドラム（図示せず）に
取付けられた二つのヘッド（図示せず）のうちの一つで
ある。読取りヘッド２０１は磁気記録媒体（図示せず）
に記録された磁気遷移を検出し、媒体に記録されたデー
タを表わすデータ信号を出力する。データ信号は前置増
幅器２０３を介して振幅しきい値検出器２０７と微分器
２０５とに結合している。振幅しきい値検出器２０７の
二つの出力はフリップフロップ２１１および２１３のＤ
入力と結合している。微分器２０５の出力はゼロ交差検
出器（ｚｅｒｏ−ｃｒｏｓｓｉｎｇ　ｄｅｔｅｃＬｏｒ
）２０９を結合している。ゼロ交差検出器２０９の相補
形出力はフリップフロップ２１１および２１３のＣＬＫ
入力に結合している。フリップフロップ２１１および２
１３のＱ出力は互いに配線式論理和（ｗｉｒｅ−ＯＲ’
　ｅｄ）接続され、媒体（図示せず）に記録された各遷
移に対応する立上り縁を有するディジタル化データ信号
（第３図に示す波形３０３）を線路２１２に出力する。

線路２１２のデータ信号はフリップフロップ２１５およ
び２１７のＣＬＫ入力に結のデータ信号がフリップフロ
ップ２１５および２１７をクロックするたびに、フリッ
プフロップ２１５および２１７のＱ出力が高になる。フ
リップフロップ２１５の出力はフリップフロップ２１９
のＤ入力と結合しており、フリップフロップ２１７の線
路２１８への出力は位相検波器１４のＣＬＫ入力および
フリップフロップ２２１の０人力に結合されている。（
モトローラのＭＣ１０１１１３１という名の高速ＥＣＬ
フリップフロップ回路を図示した実施例に使用した。）
基準クロック信号は水晶発振器１０から与えられる。好
ましい実施例では、水晶発振器１０は３０ＭＨｚの水晶
制御発振器と１５Ｍ１ｌｚの基準クロックを遅延線１２
に供給する２分割（ｄｉｖｉｄｅ−ｂｙ−ｔ−フリップ
フ・・・プ（図示せず）とから構成！−０遅延線１２は
２ナノ秒（ｎｓ）とびにプログラムできる、ＥＣＬと適
合する（ＥＣＬ　ｃｏｍｐａｔｉｂｌｅ）　　６ビツト
の遅延線（Ｒｈｏｍｂｕｓ　Ｉｎｄｕｓｔｒｉｅｓ社製
のＥＳＰ−１１４という名の遅延線がこの目的に適して
いる）を備えている。

遅延線１２は状態機械１６によりプログラムされる。

状態機械１６は２個のアップ・ダウンカウンタ１６１゜
１６３（モトローラ製のＭＣ１０１１１３６という名の
ＥＣＬと適合する高速カウンタチップがこの目的に適し
ている）と、最大位相ずれ検出器１６５と、ゼロ位相ず
れ検出器１６７と、カウンタ１６１．１６３にロードし
制御するのに必要なＥＣＬ論理ゲート１６９．１７１．
１７３゜１７５、および１７７とから構成されている。

遅延線１２は位相のずれた基準クロック信号３０１を線
路２２７に出力する。

線路２２７上の位相のずれた基準クロック３０１は立上
り縁３１５が線路２１８のデータ信号３０３の立上り縁
より進んでいるか遅れているかを確認する位相検波器１
４のＤ入力と結合している。位相検波器のＤ入力が、線
路２１８のデータパルスが位相検波器１４をクロックし
たとき、高であれば、線路１５へのＱ出力が高になり、
線路１５ａへの［ＩＢＡＲ出力が低となって、基準クロ
ック３０１の立上り縁３１５がデータ信号３０３の立上
り縁３１７より進んでいることを示す。位相検波器１４
のＱおよびＱＢＡＲ出力はそれぞれ線路１５および１５
ａのＡＮＤゲート１７３および１７１に結合している。

線路１５および１５ａのＱおよびＱＢＡＲ出力はＮＯＲ
ゲート１６９の出力とＡＮＤ接続され、それぞれカウン
タ１６１および１６３のＳ２およびＳ１人力に結合され
ている。カウンタ１６１　と１６３とは線路２２２への
フリップフロップ２２１の口ＢＡＲ出力が高になること
によりクロックされる。フリップフロップ２２１は線路
２２７への位相のずれた基準クロック３０１の反転立上
り縁３１９でクロックされる。）゛リップフロップ２２
１のＤ入力は線路２１８へのデータ信号の立上り縁に続
いて高になる。フリップフロップ２２１がクロックされ
ると、Ｑ出力が高になってフリップフロップ２１７をリ
セットし、線路２１８を低にし、線路２２２へのＱＢＡ
Ｒ出力が低になる。フリップフロップ２２１のＱ出力は
ＡＮＤゲート２２４の一つの入力とも結合している。線
路２２７への位相のずれた基準クロックはＡＮＤゲート
２２４の他方の入力に結合している。位相のずれた基準
クロック３０１の次の正の縁３２０で、フリップフロッ
プ２２１がリセットされ、線路２２２へのＱＢＡＲ出力
を高にし、これにより遅延線１２をプログラムするカウ
ンタ１６１および１６３を増量させて遅れを’ｌ　ｎａ
の１ステツプだけ増加させる。線路２２２のカウンタ・
クロックパルスを発生するのに立上り縁３２０を使用す
ると、遅延線１２のプログラミングが変ったとき基準ク
ロックの立上り縁３１５が遅延！Ｆ、？１１２を通して
伝搬しなくなる。

遅延！ｌ、？１１２は一度に２　ｎｓ　Ｘ　１ステツプ
しか増量（またはｆＪｉｉｆｉ）　Ｌない。したがって
、第３ａ図および第３ｂ図に示したように、ディジタル
化データ信号のいくつかの立上り縁３１７は位相差３１
３．３１３ａ。

３１３ｂを最小値にまで減らさなければならない。遅延
線１２は３６０度の位相ずれよりわずかに少い６６ｎａ
の遅れまでプログラムすることができる。最大位相ずれ
検出器１６５が６６１３の遅れがプログラムされたこと
を検出するとともに位相検波器１４が更に遅れが必要で
あることを指示すると、カウンタ１６１゜１６３は遅延
線１２を遅れＯにプログラムするようにロードされ、事
実位相のずれた基準クロック３０１を３６０度だけずら
すので、遅れを更に増加させることができる。同様に、
ゼロ位相ずれ検出器１６７が遅延線１２がＯ遅れにプロ
グラムされたことを検出し、位相検波器１４が遅れを少
くしなければならないことを指示するとニカウンタ１６
１．１６３は遅延線１２を６６０３の遅れにプログラム
するようにロードされ、実際、位相のずれた基準クロッ
ク３０１を３６０度だけずらすので、遅れの量を更に減
少させることができる。

位相検波器１４は位相のずれた基準クロックの立上り縁
３１５がデータの立上り’４１３１７より進んでいるか
遅れているかを検出するが、位相差の大きさ３１３、３
２１を測定しない。遅延線１２はディジタルであるから
、位相差３１３．３２１が０になることは決して無い。

位相のずれた基準クロックは、位相のずれた基準クロッ
ク３０１がデータ３０３にロックされたときでさえ、必
ずデータに対して少量のジッタを含んでいる。線路２２
７上の位相のずれた基準クロック３０１は、位相のずれ
た基準クロック３０１からジッタすなわち位相ノイズを
除去するアナログ。

位相ロックループ１８に結合されている。　（これは一 プ１８３．電圧制御発振器１８７．およびフリップフロ
ップ１８９から構成されている。位相ロックループ１８
は位相検波器１８１と共に従来どうりの仕方で動作し、
線路２２７の位相のずれた基準クロック３０１と線路２
２３のクロック信号との位相差を示す電圧制御信号を発
生する。電圧制御信号はろ波され、オペアンプ１８３で
増幅され、バラクタダイオード１８５に加えられる。バ
ラクタダイオード１８５は、通常３０ＭＩＩｚに同調し
である従来どうりのタンク回路内で電圧制御コンデンサ
として働く。電圧制御信号はバラクタダイオード１８５
のキャパシタンスを制御してループを位相のずれた基準
クロック３０１にロックする。フリップフロップ１８９
は電圧制御発信器１８７の出力を２で割り、１５ＭＨｚ
の一対の相補形クロック信号ＣＬＫＩ　３１１およびＣ
ＬＫＩＢＡＲ３０９をそれぞれフリップフロップ１８９
のＱおよびＱＢＡＲ出力から線路２２５および２２３に
送る。第２図に示す好ましい実施例では、ＣＬＫＩＢＡ
Ｉ？３０９の立上り縁は位相のずれた基準クロック３０
１の立上り縁に位相ロックされている。

線路２２３上の相補形クロック信号ＣＬＫＩＢＡＲ３０
９はデータデコーディング回路（図示せず）に結合され
ている。線路２２５の相補形クロック信号ＣＬＫＩ３１
１はフリップフロップ２１９のＣＬＫ入力に結合されて
おり、ここで立上り縁３２３と３２５とは２ビツトセル
３２７の境界を画定している。データ信号３０３の立上
り８！　３１７はフリップフロップ２１９のＤ入力に結
合されている。Ａビットセル３２７の境界内に到達する
立上り縁３１７はフリップフロップ２１９のＤ入力を高
にし、その結果、立上り縁３２５がフリップフロップ２
１９をクロックするとき、Ｑ出力が高になる。フリップ
フロップ２１９のＱ出力はフリップフロップ２１５のリ
セット入力と線路２３１のデータデコーディング回路（
図示せず）とに結合されている。

〔発明の効果〕

以上説明したようＣト、本発明を用いることにより、デ
ータ遷移周波数の高調波にはロックしなくな ペリ、またデータのドロップアウトあるいは高周波ノイ
ズに影響されなくなる。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロック図、第２図
は、該実施例の概略回路図、第３ａ図、第３ｂ図、第３
ｃ図は、該実施例の回路内の信号波形の位相関係を示す
図である。 １０：水晶発振器　　　１２ニブログラム可能遅延線１
４：位相検波器　　　１６：状態機械１８ニドラツキン
グ・フィルタ

Claims (1)

【特許請求の範囲】
1. （１）次の（イ）〜（ニ）を含む位相ロックループ。 （イ）移相手段に信号を出力する信号発振手段。 （ロ）移相量制御手段からの情報によって前記信号発振
   手段からの出力信号の位相の移相量 を変える前記移相手段。 （ハ）前記移相手段からの出力と、基準信号との位相を
   比較し、両者間の位相関係に関する 情報を出力する位相比較手段。 （ニ）前記位相比較手段からの情報を受けて、前記基準
   信号と前記移相手段からの出力信号 との位相差を最小にするように前記移相手 段を制御する移相量制御手段。