JPS61205022A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPS61205022A JPS61205022A JP60046001A JP4600185A JPS61205022A JP S61205022 A JPS61205022 A JP S61205022A JP 60046001 A JP60046001 A JP 60046001A JP 4600185 A JP4600185 A JP 4600185A JP S61205022 A JPS61205022 A JP S61205022A
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- JP
- Japan
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- phase
- output
- voltage
- logic level
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は位相同期回路に係り、特に該位相同期回路の
うち定常位相誤差を小さくする必要のあるクロック周波
数変換回路に関するものである。
うち定常位相誤差を小さくする必要のあるクロック周波
数変換回路に関するものである。
第３図は従来の位相同期回路の一例を示す回路図であり
、図において、１は例えば７リツグフロツプ等で構成さ
れた位相比較器であり、該位相比較器１の出力側には、
チャージポンプ２が接続されている。２は前述したチャ
ージポンプで該チャージポンプ２はインバータ５、ＮＰ
Ｎ）ランジスタ（以下ｒ ’ｒｒ Ｊという）６及びダ
イオード７とから構成されている。インバータ５０入力
端子は、前記位相比較器１の出力端子りと接続されてい
る。
、図において、１は例えば７リツグフロツプ等で構成さ
れた位相比較器であり、該位相比較器１の出力側には、
チャージポンプ２が接続されている。２は前述したチャ
ージポンプで該チャージポンプ２はインバータ５、ＮＰ
Ｎ）ランジスタ（以下ｒ ’ｒｒ Ｊという）６及びダ
イオード７とから構成されている。インバータ５０入力
端子は、前記位相比較器１の出力端子りと接続されてい
る。
Ｔｒ６はそのペース端子に前記インバータ５の出力端子
が、又コレクタ端子には電源ＶＣＣが夫々接続されてお
り、その出力はエミッタ端子から取り出すように接続さ
れている。ダイオード１は、そのアノード側から出力を
取り出すとともにカソード側には前記位相比較器１のＤ
端子が接続されている。前記位相比較器１と該チャージ
ポンプ２とで位相検波器を形成しており、該位相検波器
は、位相比較器１への入力信号と後述する電圧制御発振
器４からの出力信号との位相差を比較して電圧に変換す
るものである。３は帰還抵抗、コンデンサ。
が、又コレクタ端子には電源ＶＣＣが夫々接続されてお
り、その出力はエミッタ端子から取り出すように接続さ
れている。ダイオード１は、そのアノード側から出力を
取り出すとともにカソード側には前記位相比較器１のＤ
端子が接続されている。前記位相比較器１と該チャージ
ポンプ２とで位相検波器を形成しており、該位相検波器
は、位相比較器１への入力信号と後述する電圧制御発振
器４からの出力信号との位相差を比較して電圧に変換す
るものである。３は帰還抵抗、コンデンサ。
入力抵抗と、前記帰還抵抗、コンデンサを反転入力端子
に接続した演算増幅器とを有する能動フィルタで、該能
動フィルタ３は前記位相検波器から出力された電圧信号
を積分して該信号の中から低周波数成分だけを取り出し
て出力するものである。
に接続した演算増幅器とを有する能動フィルタで、該能
動フィルタ３は前記位相検波器から出力された電圧信号
を積分して該信号の中から低周波数成分だけを取り出し
て出力するものである。
４は前記能動フィルタ３からの出力信号によって発振周
波数が制御される電圧制御発振器である。
波数が制御される電圧制御発振器である。
上述した位相同期回路は全体として能動フィルタ３から
出力される低周波数成分の信号によって電圧制御発振器
４の発振周波数を制御し、入力信号から一定周波数の信
号を出力するフィードバック制御システムを構成してい
る。
出力される低周波数成分の信号によって電圧制御発振器
４の発振周波数を制御し、入力信号から一定周波数の信
号を出力するフィードバック制御システムを構成してい
る。
従来の位相同期回路は上記のように構成され、例えば位
相比較器１のＶ端子に第２図にて図示するごとき信号ｆ
ｏを入力し、比較器１に第２図にて図示するごとき信号
ｆｉを入力すると前記比較器１はそのＵ端子から信号ｆ
ｏと信号ｆｉ との立下りの位相差に従い波形１０３に
て図示するごとき信号を出力し、前記比較器１のＤ端子
からは同時に波形１０４にて図示するごとき信号を出力
する。
相比較器１のＶ端子に第２図にて図示するごとき信号ｆ
ｏを入力し、比較器１に第２図にて図示するごとき信号
ｆｉを入力すると前記比較器１はそのＵ端子から信号ｆ
ｏと信号ｆｉ との立下りの位相差に従い波形１０３に
て図示するごとき信号を出力し、前記比較器１のＤ端子
からは同時に波形１０４にて図示するごとき信号を出力
する。
即ち第２図にて図示する波形１０３は信号ｆｉに対して
信号ｆｏの位相が遅れている区間においては論理レベル
がＯとなり、一方波形１０４は上記区間においては論理
レベルが１となる。上記波形１０３゜１０４は上述した
区間外では夫々論理レベルが反転する。波形１０４の論
理レベルが０となる区間においては前記インバータ５の
出力信号の論理レベルは１となるのでＴｒ６が閉成し、
３ＶＢＥの電圧信号（ＶＢＫ ： Ｔｒ６が閉成状態の
ときのベース〜エミッタ間電圧）を出力する。該Ｔｒ６
から出力された信号３ ＶＢＥは、前記能動フィルタ３
を構成するコンデンサＣＫ充電される。反対に前記波形
１０４の論理レベルが１となる区間においては、前記イ
ンバータ５の出力信号の論理レベルはＯとなるのでＴｒ
６は開成し、高インピーダンス状態となる。
信号ｆｏの位相が遅れている区間においては論理レベル
がＯとなり、一方波形１０４は上記区間においては論理
レベルが１となる。上記波形１０３゜１０４は上述した
区間外では夫々論理レベルが反転する。波形１０４の論
理レベルが０となる区間においては前記インバータ５の
出力信号の論理レベルは１となるのでＴｒ６が閉成し、
３ＶＢＥの電圧信号（ＶＢＫ ： Ｔｒ６が閉成状態の
ときのベース〜エミッタ間電圧）を出力する。該Ｔｒ６
から出力された信号３ ＶＢＥは、前記能動フィルタ３
を構成するコンデンサＣＫ充電される。反対に前記波形
１０４の論理レベルが１となる区間においては、前記イ
ンバータ５の出力信号の論理レベルはＯとなるのでＴｒ
６は開成し、高インピーダンス状態となる。
前述した波形１０３の論理レベルが０の区間では前記ダ
イオード７は導通しチャージポンプ２の出力電圧はＶＩ
Ｅとなって前記コンデンサＣにチャージされていた電荷
が放電される。これとは反対に前記波形１０３の論理レ
ベルが１の区間では前記ダイオードＴは非導通となって
高インピーダンス状態となる。以上より、位相比較器１
とチャージポンプ２による位相検波利得は（３Ｖａ Ｅ
−ＶＢ Ｉ ）／２π＝ＶＢＩ／πとなる。
イオード７は導通しチャージポンプ２の出力電圧はＶＩ
Ｅとなって前記コンデンサＣにチャージされていた電荷
が放電される。これとは反対に前記波形１０３の論理レ
ベルが１の区間では前記ダイオードＴは非導通となって
高インピーダンス状態となる。以上より、位相比較器１
とチャージポンプ２による位相検波利得は（３Ｖａ Ｅ
−ＶＢ Ｉ ）／２π＝ＶＢＩ／πとなる。
従来の位相同期回路は上記のように構成されているので
、位相比較器１とチャージポンプ２とで形成している位
相検波器の位相検波利得ｖｎｚ／には該チャージポンプ
２を構成しているＴｒ５の構造や材料等による素子値に
よって決定されることとなる。そのため電源電圧にはよ
らずしかもＴｒ５自身の利得が小さいうえに、チャージ
ポンプ２の動作速度が位相比較器１の動作速度に比べて
遅いとい５問題点があった。
、位相比較器１とチャージポンプ２とで形成している位
相検波器の位相検波利得ｖｎｚ／には該チャージポンプ
２を構成しているＴｒ５の構造や材料等による素子値に
よって決定されることとなる。そのため電源電圧にはよ
らずしかもＴｒ５自身の利得が小さいうえに、チャージ
ポンプ２の動作速度が位相比較器１の動作速度に比べて
遅いとい５問題点があった。
この発明は上記のような問題点を解決するため釦なされ
たもので、位相検波利得を（論理回路の高レベル電圧）
／πまで高められ、しかもチャージポンプの動作速度を
位相比較器と同等に速くすることによって定常位相誤差
が小さい位相同期回路を得ることを目的とする。
たもので、位相検波利得を（論理回路の高レベル電圧）
／πまで高められ、しかもチャージポンプの動作速度を
位相比較器と同等に速くすることによって定常位相誤差
が小さい位相同期回路を得ることを目的とする。
この発明に係る位相同期回路は位相同期回路を構成して
いる位相検波器に、この位相検波器に入力される外部入
力信号の位相がフィードバックされた電圧制御発振器か
らの出力信号の位相よりも遅れているときに能動フィル
タに論理レベル″１”の信号を出力する第１の３ステー
トバッファと、前記外部入力信号の位相が前記フィード
バックされた出力信号の位相よりも進んでいるときに能
動フィルタに論理レベル″０”の信号を出力する第２の
３ステートバッファとを設けたものである。
いる位相検波器に、この位相検波器に入力される外部入
力信号の位相がフィードバックされた電圧制御発振器か
らの出力信号の位相よりも遅れているときに能動フィル
タに論理レベル″１”の信号を出力する第１の３ステー
トバッファと、前記外部入力信号の位相が前記フィード
バックされた出力信号の位相よりも進んでいるときに能
動フィルタに論理レベル″０”の信号を出力する第２の
３ステートバッファとを設けたものである。
この発明における位相同期回路の位相検波器に設げられ
た第１．第２の３ステートバッファは、一方が論理レベ
ル“１”の電圧を出力し、他方が論理レベル″０″の電
圧を出力するよ５に動作する。そしてその活性化を位相
の進み遅れで制御することによりチャージポンプ動作を
するものである０ 〔実施例〕 以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例を示す位相同期回路の回路構成
図であり、１．３．４は従来の位相同期回路と全く同一
のものである。
た第１．第２の３ステートバッファは、一方が論理レベ
ル“１”の電圧を出力し、他方が論理レベル″０″の電
圧を出力するよ５に動作する。そしてその活性化を位相
の進み遅れで制御することによりチャージポンプ動作を
するものである０ 〔実施例〕 以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例を示す位相同期回路の回路構成
図であり、１．３．４は従来の位相同期回路と全く同一
のものである。
第１図において、２はチャージポンプで、該チャージポ
ンプ２には３ステートバッファ１０及び３ステートバッ
ファ１１が内蔵されている。３ステ〜トバツフア１０は
、データ入力が論理レベル″１′の高電圧に設定され、
その制御入力端子は前記位相比較器１の出力端子りに接
続されている。
ンプ２には３ステートバッファ１０及び３ステートバッ
ファ１１が内蔵されている。３ステ〜トバツフア１０は
、データ入力が論理レベル″１′の高電圧に設定され、
その制御入力端子は前記位相比較器１の出力端子りに接
続されている。
前記制御入力端子には位相比較器１の出力端子りから出
力された信号を反転して入力する反転入力端子が使用さ
れている。３ステートバッファ１１は、データ入力が論
理レベル″０″の低電圧に設定され、その制御入力端子
は前記位相比較器１の出力端子Ｕに接続されている。前
記制御入力端子には上記と同様に位相比較器１の出力端
子Ｕから出力された信号を反転して入力する反転入力端
子が使用されている。前述した３ステートバッファ１０
は、位相比較器１の出力端子りから論理レベル″１″の
信号が入力されると反転入力端子によって論理レベルが
反転されて”Ｏ”となるために、その出力は高インピー
ダンス状態となり、反対に前記出力端子りから論理レベ
ル″Ｏ”の信号が入力されると活性化して論理レベ／Ｉ
／″′ｌ”の高電圧を出力する。一方３ステートバッフ
ァ１１は、前記位相比較器１の出力端子Ｕから論理レベ
ル”ｌ″の信号が入力されると反転入力端子によって論
理レベルが反転されて０″となるためにその出力は高イ
ンピーダンス状態となり、反対に前記出力端子Ｕから論
理レベル”Ｏ”の信号が入力されると活性化して論理レ
ベル″Ｏ”の低電圧を出力する。
力された信号を反転して入力する反転入力端子が使用さ
れている。３ステートバッファ１１は、データ入力が論
理レベル″０″の低電圧に設定され、その制御入力端子
は前記位相比較器１の出力端子Ｕに接続されている。前
記制御入力端子には上記と同様に位相比較器１の出力端
子Ｕから出力された信号を反転して入力する反転入力端
子が使用されている。前述した３ステートバッファ１０
は、位相比較器１の出力端子りから論理レベル″１″の
信号が入力されると反転入力端子によって論理レベルが
反転されて”Ｏ”となるために、その出力は高インピー
ダンス状態となり、反対に前記出力端子りから論理レベ
ル″Ｏ”の信号が入力されると活性化して論理レベ／Ｉ
／″′ｌ”の高電圧を出力する。一方３ステートバッフ
ァ１１は、前記位相比較器１の出力端子Ｕから論理レベ
ル”ｌ″の信号が入力されると反転入力端子によって論
理レベルが反転されて０″となるためにその出力は高イ
ンピーダンス状態となり、反対に前記出力端子Ｕから論
理レベル”Ｏ”の信号が入力されると活性化して論理レ
ベル″Ｏ”の低電圧を出力する。
前述した３ステートバッファ１０．１１の出力端子はそ
のいずれも前記能動フィルタ３を構成する入力抵抗に並
列接続されている。
のいずれも前記能動フィルタ３を構成する入力抵抗に並
列接続されている。
上記のように構成された第１図の位相同期回路において
、位相比較器１０入力端子Ｒに外部信号ｆｉ を入力し
、該位相比較器１０入力端子Ｖにフィードバックされた
電圧制御発振器４からの出力信号ｆＯを入力すると、前
記第２図のタイミングチャートにて図示するように信号
ｆｉの立下りに対して信号ｆ、の立下りが遅れている区
間においては、位相比較器１の出力端子Ｕに出力される
信号１０３の論理レベルは０”となる。反対に信号ｆｉ
の立下りに対して信号ｆｏの立下りの方が進んでいる区
間においては、位相比較器１の出力端子りに出力される
信号１０４の論理レベルはＯ”となる。信号ｆｉの立下
りに対して信号ｆｏの立下りが遅れているときには位相
比較器１の出力端子Ｕから論理レベル″０”の信号が出
力されるので該信号が反転入力端子において反転され論
理レベル”１”の信号が３ステートバッファ１１に入力
されることとなる。従って該３ステートバッファ１１は
活性状態となり、論理レベル″０”の低電圧を能動フィ
ルタ３に出力することとなる。一方、位相比較器１の出
力端子りに出力される信号１０４の論理レベルは第２図
にて図示するように１″であるため３ステートバッファ
１０には論理レベルがＯｎに反転された信号が入力され
るので該３ステートバッファ１０の出力は高インピーダ
ンス状態となる。そのため能動フィルタ３のコンデンサ
Ｃが放電し、該コンデンサＣの放電電流は３ステートバ
ッファ１１へ向って流れ込む。これによって能動フィル
タ３を構成する演算増幅器の反転入力端子側の電圧は低
下するので、反転増幅作用を行なう能動フィルタ３の出
力電圧が上昇し、電圧制御発振器４の出力信号ｆ、の周
波数が増加する。
、位相比較器１０入力端子Ｒに外部信号ｆｉ を入力し
、該位相比較器１０入力端子Ｖにフィードバックされた
電圧制御発振器４からの出力信号ｆＯを入力すると、前
記第２図のタイミングチャートにて図示するように信号
ｆｉの立下りに対して信号ｆ、の立下りが遅れている区
間においては、位相比較器１の出力端子Ｕに出力される
信号１０３の論理レベルは０”となる。反対に信号ｆｉ
の立下りに対して信号ｆｏの立下りの方が進んでいる区
間においては、位相比較器１の出力端子りに出力される
信号１０４の論理レベルはＯ”となる。信号ｆｉの立下
りに対して信号ｆｏの立下りが遅れているときには位相
比較器１の出力端子Ｕから論理レベル″０”の信号が出
力されるので該信号が反転入力端子において反転され論
理レベル”１”の信号が３ステートバッファ１１に入力
されることとなる。従って該３ステートバッファ１１は
活性状態となり、論理レベル″０”の低電圧を能動フィ
ルタ３に出力することとなる。一方、位相比較器１の出
力端子りに出力される信号１０４の論理レベルは第２図
にて図示するように１″であるため３ステートバッファ
１０には論理レベルがＯｎに反転された信号が入力され
るので該３ステートバッファ１０の出力は高インピーダ
ンス状態となる。そのため能動フィルタ３のコンデンサ
Ｃが放電し、該コンデンサＣの放電電流は３ステートバ
ッファ１１へ向って流れ込む。これによって能動フィル
タ３を構成する演算増幅器の反転入力端子側の電圧は低
下するので、反転増幅作用を行なう能動フィルタ３の出
力電圧が上昇し、電圧制御発振器４の出力信号ｆ、の周
波数が増加する。
信号ｆ１の立下りに対して信号ｆｏの立下りの方が進ん
でいる区間においては、前記出力端子Ｕから論理レベル
″１”の信号が出力され３ステートバッファ１１には論
理レベル″′０”に反転された信号が入力されるので該
３ステートバッファ１１の出力は高インピーダンス状態
となる。一方、３ステートバッファ１０については、前
記出力端子りに出力される信号１０４の論理レベルが６
０”であるために論理レベルが”１″に反転された信号
が入力されるので活性状態となる。よって前記３ステー
トバッファ１０からは論理レベル″１”の高電圧が出力
されることとなり、これによる電流は入力抵抗を介して
前記コンデンサＣＫ流れ込み該コンデンサＣに充電され
る。コンデンサＣが充電されると前記演算増幅器の反転
入力端子側の電圧は上昇するので反転増幅作用を行なう
能動フィルタ３の出力電圧が低下し、電圧制御発振器４
の出力信号ｆ、の周波数は低下することとなる。
でいる区間においては、前記出力端子Ｕから論理レベル
″１”の信号が出力され３ステートバッファ１１には論
理レベル″′０”に反転された信号が入力されるので該
３ステートバッファ１１の出力は高インピーダンス状態
となる。一方、３ステートバッファ１０については、前
記出力端子りに出力される信号１０４の論理レベルが６
０”であるために論理レベルが”１″に反転された信号
が入力されるので活性状態となる。よって前記３ステー
トバッファ１０からは論理レベル″１”の高電圧が出力
されることとなり、これによる電流は入力抵抗を介して
前記コンデンサＣＫ流れ込み該コンデンサＣに充電され
る。コンデンサＣが充電されると前記演算増幅器の反転
入力端子側の電圧は上昇するので反転増幅作用を行なう
能動フィルタ３の出力電圧が低下し、電圧制御発振器４
の出力信号ｆ、の周波数は低下することとなる。
以上のように、この発明によれば、位相検波器へ入力さ
れる外部入力信号の位相とフィードバックされた電圧制
御発振器からの出力信号の位相とを比較して論理レベル
″１”を出力する第１の３ステートバッファ或いは論理
レベル″″０″を出力する第２の３ステートバッファの
いずれか一方を駆動することとしたので、位相検波利得
を（論理回路の高レベル電圧）／πまで高められ、しか
も定常位相誤差を小さくできる位相同期回路が得られる
効果がある。
れる外部入力信号の位相とフィードバックされた電圧制
御発振器からの出力信号の位相とを比較して論理レベル
″１”を出力する第１の３ステートバッファ或いは論理
レベル″″０″を出力する第２の３ステートバッファの
いずれか一方を駆動することとしたので、位相検波利得
を（論理回路の高レベル電圧）／πまで高められ、しか
も定常位相誤差を小さくできる位相同期回路が得られる
効果がある。
第１図はこの発明の一実施例を示す位相同期回路の回路
構成図、第２図は位相比較器のタイミングチャート図、
第３図は従来の位相同期回路の一例を示す回路構成図で
ある。 １は位相比較器、２はチャージポンプ、３は能動フィル
タ、４は電圧制御発振器、１０は３ステートバッファ、
１１は３ステートバッファ。 なお、各図中、同一符号は同一、又は相当部分を示す。 特許出願人 三菱電機株式会社 １゛・イ・、・′１ 代理人 弁理士 １）澤 博 昭１、−・（外２名
） −″ −Ｏ−０−０−０
構成図、第２図は位相比較器のタイミングチャート図、
第３図は従来の位相同期回路の一例を示す回路構成図で
ある。 １は位相比較器、２はチャージポンプ、３は能動フィル
タ、４は電圧制御発振器、１０は３ステートバッファ、
１１は３ステートバッファ。 なお、各図中、同一符号は同一、又は相当部分を示す。 特許出願人 三菱電機株式会社 １゛・イ・、・′１ 代理人 弁理士 １）澤 博 昭１、−・（外２名
） −″ −Ｏ−０−０−０
Claims (1)
- 入力された電圧信号を積分して出力する能動フィルタと
、この能動フィルタからの出力信号によって発振周波数
が制御され、入力信号から一定周波数の信号を出力する
電圧制御発振器と、外部入力信号とフィードバックされ
た前記電圧制御発振器からの出力信号とを比較し、その
位相差に応じた電圧信号を前記能動フィルタに出力する
位相検波器とを有する位相同期回路において、前記位相
検波器に、前記外部入力信号の位相が前記フィードバッ
クされた出力信号の位相よりも遅れているときに前記能
動フィルタに論理レベル“１”の信号を出力する第１の
３ステートバッファと、前記外部入力信号の位相が前記
フィードバックされた出力信号の位相よりも進んでいる
ときに前記能動フィルタに論理レベル“０”の信号を出
力する第２の３ステートバッファとを設けたことを特徴
とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60046001A JPS61205022A (ja) | 1985-03-08 | 1985-03-08 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60046001A JPS61205022A (ja) | 1985-03-08 | 1985-03-08 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61205022A true JPS61205022A (ja) | 1986-09-11 |
Family
ID=12734840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60046001A Pending JPS61205022A (ja) | 1985-03-08 | 1985-03-08 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61205022A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01183688A (ja) * | 1988-01-18 | 1989-07-21 | Hitachi Ltd | 表示システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS614326A (ja) * | 1984-06-11 | 1986-01-10 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | 位相検出器と該位相検出器を具えるｐｌｌ回路 |
-
1985
- 1985-03-08 JP JP60046001A patent/JPS61205022A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS614326A (ja) * | 1984-06-11 | 1986-01-10 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | 位相検出器と該位相検出器を具えるｐｌｌ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01183688A (ja) * | 1988-01-18 | 1989-07-21 | Hitachi Ltd | 表示システム |
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