JP3092143B2 - ディジタル型位相比較器 - Google Patents
ディジタル型位相比較器Info
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- JP3092143B2 JP3092143B2 JP02192194A JP19219490A JP3092143B2 JP 3092143 B2 JP3092143 B2 JP 3092143B2 JP 02192194 A JP02192194 A JP 02192194A JP 19219490 A JP19219490 A JP 19219490A JP 3092143 B2 JP3092143 B2 JP 3092143B2
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- Japan
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- nand circuit
- output
- circuit
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明はディジタル型位相比較器に係わり、特に、チ
ャージポンプやローパスフィルタ等を接続してPLLシス
テムを構成するためのディジタル型位相比較器に用いて
好適なものである。
ャージポンプやローパスフィルタ等を接続してPLLシス
テムを構成するためのディジタル型位相比較器に用いて
好適なものである。
＜発明の概要＞ 本発明のディジタル型位相比較器は、基準信号発振器
から供給される信号の位相と電圧制御発振器から供給
される信号の位相とを比較し、上記両信号の位相差に
基づいてその論理レベルが制御された▲▼信号およ
び▲▼信号を出力するようにしたディジタル型
位相比較器を構成するに際し、上記ディジタル型位相比
較器を構成する論理回路の出力を他の論理回路にフィー
ドバックする仕方を工夫して、回路を構成するのに必要
な論理回路の個数を低減することにより回路構成を簡素
化し、小型化やコストダウンを可能にしたディジタル型
位相比較器である。
から供給される信号の位相と電圧制御発振器から供給
される信号の位相とを比較し、上記両信号の位相差に
基づいてその論理レベルが制御された▲▼信号およ
び▲▼信号を出力するようにしたディジタル型
位相比較器を構成するに際し、上記ディジタル型位相比
較器を構成する論理回路の出力を他の論理回路にフィー
ドバックする仕方を工夫して、回路を構成するのに必要
な論理回路の個数を低減することにより回路構成を簡素
化し、小型化やコストダウンを可能にしたディジタル型
位相比較器である。
＜従来の技術＞ 基準信号発振器から与えられるリファレンスパルス信
号（以下信号とする）と、電圧制御発振器（VCO）
から与えられる比較パルス信号（以下信号とする）
との位相を比較し、その比較結果に基づいて出力してい
る▲▼信号および▲▼信号のレベルをそれ
ぞれ変化させるようにしたディジタル型位相比較器が知
られている。
号（以下信号とする）と、電圧制御発振器（VCO）
から与えられる比較パルス信号（以下信号とする）
との位相を比較し、その比較結果に基づいて出力してい
る▲▼信号および▲▼信号のレベルをそれ
ぞれ変化させるようにしたディジタル型位相比較器が知
られている。
第12図は、従来技術の一例を示すディジタル型位相比
較器の構成図である。この位相比較器は、６個の２入力
ナンド回路31〜36と、３個の３入力ナンド回路37〜39と
で構成されていて、第１の入力端子T1に与えられた信
号は第１の２入力ナンド回路31に与えられる。また、第
２の入力端子T2に与えられた信号は第６の２入力ナン
ド回路36に与えられる。そして、第１の２入力ナンド回
路31の出力が第１および第３の３入力ナンド回路37,39
に与えられるとともに、第２の２入力ナンド回路32に与
えられる。一方、第６の２入力ナンド回路36の出力は第
２および第３の３入力ナンド回路38,39に与えられると
ともに、第５の２入力ナンド回路35に与えられる。
較器の構成図である。この位相比較器は、６個の２入力
ナンド回路31〜36と、３個の３入力ナンド回路37〜39と
で構成されていて、第１の入力端子T1に与えられた信
号は第１の２入力ナンド回路31に与えられる。また、第
２の入力端子T2に与えられた信号は第６の２入力ナン
ド回路36に与えられる。そして、第１の２入力ナンド回
路31の出力が第１および第３の３入力ナンド回路37,39
に与えられるとともに、第２の２入力ナンド回路32に与
えられる。一方、第６の２入力ナンド回路36の出力は第
２および第３の３入力ナンド回路38,39に与えられると
ともに、第５の２入力ナンド回路35に与えられる。
また、第２の２入力ナンド回路32の出力が第１および
第３の３入力ナンド回路37,39に与えられ、第６の２入
力ナンド回路36の出力が第２および第３の３入力ナンド
回路38,39にそれぞれ与えられる。また、第２および第
３の２入力ナンド回路32,33の出力が相互にフィードバ
ックされるとともに、第５および第４の２入力ナンド回
路34,35の出力が同様に相互にフィードバックされる。
更に、第３の３入力ナンド回路39の出力が、第１および
第２の３入力ナンド回路37,38に与えられるとともに、
第３および第４の２入力ナンド回路33,34に与えられ
る。
第３の３入力ナンド回路37,39に与えられ、第６の２入
力ナンド回路36の出力が第２および第３の３入力ナンド
回路38,39にそれぞれ与えられる。また、第２および第
３の２入力ナンド回路32,33の出力が相互にフィードバ
ックされるとともに、第５および第４の２入力ナンド回
路34,35の出力が同様に相互にフィードバックされる。
更に、第３の３入力ナンド回路39の出力が、第１および
第２の３入力ナンド回路37,38に与えられるとともに、
第３および第４の２入力ナンド回路33,34に与えられ
る。
そして、第１の３入力ナンド回路37の出力が▲▼
信号として第１の出力端子T3に出力されるとともに、第
１の２入力ナンド回路31にフィードバックされる。ま
た、第２の３入力ナンド回路38の出力が▲▼信
号として第２の出力端子T4に出力されるとともに、第６
の２入力ナンド回路36にフィードバックされるように成
されている。
信号として第１の出力端子T3に出力されるとともに、第
１の２入力ナンド回路31にフィードバックされる。ま
た、第２の３入力ナンド回路38の出力が▲▼信
号として第２の出力端子T4に出力されるとともに、第６
の２入力ナンド回路36にフィードバックされるように成
されている。
＜発明が解決しようとする課題＞ 従来の位相比較器は、上述したように６個の２入力ナ
ンド回路31〜36と、３個の３入力ナンド回路37〜39とに
より構成されているので、全体としてナンド回路が９個
必要であった。しかも、各ナンド回路の出力を他のナン
ド回路に複雑にフィードバックさせることにより、出力
▲▼信号および▲▼信号のレベルを入力
信号，信号の位相状態に応じて変化させるようにして
いる。したがって、従来の位相比較器は回路規模が大き
くて、小型化の要請に充分に応えることができず、しか
も配線が面倒で製造に多くの手間が掛かるので、コスト
ダウンを図りにくい問題があった。
ンド回路31〜36と、３個の３入力ナンド回路37〜39とに
より構成されているので、全体としてナンド回路が９個
必要であった。しかも、各ナンド回路の出力を他のナン
ド回路に複雑にフィードバックさせることにより、出力
▲▼信号および▲▼信号のレベルを入力
信号，信号の位相状態に応じて変化させるようにして
いる。したがって、従来の位相比較器は回路規模が大き
くて、小型化の要請に充分に応えることができず、しか
も配線が面倒で製造に多くの手間が掛かるので、コスト
ダウンを図りにくい問題があった。
本発明は上述の問題点に鑑み、ディジタル型位相比較
器の回路構成を簡素化できるようにすることを目的とす
る。
器の回路構成を簡素化できるようにすることを目的とす
る。
＜課題を解決するための手段＞ 本発明のディジタル型位相比較器は、基準信号発振器
から供給される信号の位相と電圧制御発振器から供給
される信号の位相とを比較し、上記両信号の位相差に
基づいてその論理レベルが制御された▲▼信号およ
び▲▼信号を出力するようにしたディジタル型
位相比較器において、上記信号が与えられる第１のナ
ンド回路と、上記信号が与えられる第４のナンド回路
と、上記第１のナンド回路の出力が与えられとともにそ
の出力を上記第１のナンド回路に導出する第２のナンド
回路と、上記第４のナンド回路の出力が与えられととも
にその出力を上記第４のナンド回路に導出する第３のナ
ンド回路と、上記信号、信号、第１のナンド回路の
出力および第４のナンド回路の出力がそれぞれ与えられ
る第５のナンド回路とを具備し、上記第５のナンド回路
の出力を上記第２のナンド回路および第３のナンド回路
にそれぞれ供給するとともに、上記第２のナンド回路お
よび第３のナンド回路の出力を上記信号および上記
信号の位相情報を含む▲▼信号，▲▼信号
として外部に導出するようにしている。
から供給される信号の位相と電圧制御発振器から供給
される信号の位相とを比較し、上記両信号の位相差に
基づいてその論理レベルが制御された▲▼信号およ
び▲▼信号を出力するようにしたディジタル型
位相比較器において、上記信号が与えられる第１のナ
ンド回路と、上記信号が与えられる第４のナンド回路
と、上記第１のナンド回路の出力が与えられとともにそ
の出力を上記第１のナンド回路に導出する第２のナンド
回路と、上記第４のナンド回路の出力が与えられととも
にその出力を上記第４のナンド回路に導出する第３のナ
ンド回路と、上記信号、信号、第１のナンド回路の
出力および第４のナンド回路の出力がそれぞれ与えられ
る第５のナンド回路とを具備し、上記第５のナンド回路
の出力を上記第２のナンド回路および第３のナンド回路
にそれぞれ供給するとともに、上記第２のナンド回路お
よび第３のナンド回路の出力を上記信号および上記
信号の位相情報を含む▲▼信号，▲▼信号
として外部に導出するようにしている。
また、本発明の他の特徴とするところは、上記▲
▼信号が与えられる第１の論理回路と、上記▲
▼信号が与えられる第２の論理回路と、上記▲▼信
号および上記▲▼信号がそれぞれ与えられる排
他論理回路とを具備し、上記排他論理回路の出力を上記
第１および第２の論理回路に供給するとともに上記第１
および第２の論理回路の出力を、上記信号および上記
信号の位相情報を含む改良▲▼信号，改良▲
▼信号として位相比較器の外部に導出するようにし
ている。
▼信号が与えられる第１の論理回路と、上記▲
▼信号が与えられる第２の論理回路と、上記▲▼信
号および上記▲▼信号がそれぞれ与えられる排
他論理回路とを具備し、上記排他論理回路の出力を上記
第１および第２の論理回路に供給するとともに上記第１
および第２の論理回路の出力を、上記信号および上記
信号の位相情報を含む改良▲▼信号，改良▲
▼信号として位相比較器の外部に導出するようにし
ている。
＜作用＞ 各論理回路の出力を他の論理回路にフィードバックす
る仕方を工夫することにより、ディジタル型位相比較器
を構成するのに必要な論理回路の個数を削減できるよう
にする。
る仕方を工夫することにより、ディジタル型位相比較器
を構成するのに必要な論理回路の個数を削減できるよう
にする。
また、望ましくは、出力する▲▼信号および▲
▼信号の“1"、“0"レベルの組合せを工夫して、
次段にチャージポンプ回路が接続された際に、上記チャ
ージポンプ回路の出力端をハイインピーダンスに保つこ
とができるようにする。
▼信号の“1"、“0"レベルの組合せを工夫して、
次段にチャージポンプ回路が接続された際に、上記チャ
ージポンプ回路の出力端をハイインピーダンスに保つこ
とができるようにする。
＜実施例＞ 第１図は、本発明のディジタル型位相比較器の一実施
例を示すブロック図、第２図は第１図の位相比較器の動
作を説明するための状態遷移説明図である。
例を示すブロック図、第２図は第１図の位相比較器の動
作を説明するための状態遷移説明図である。
第１図から明らかなように、このディジタル型位相比
較器は、第１〜第５の５つのナンド回路により構成され
ている。これらのナンド回路の内、第１〜第４のナンド
回路は２入力ナンド回路が用いられ、第５のナンド回路
は４入力ナンド回路が用いられている。
較器は、第１〜第５の５つのナンド回路により構成され
ている。これらのナンド回路の内、第１〜第４のナンド
回路は２入力ナンド回路が用いられ、第５のナンド回路
は４入力ナンド回路が用いられている。
第１の入力端子T1に供給された信号は、第１のナン
ド回路１および第５のナンド回路５にそれぞれ与えられ
る。また、第２の入力端子T2に供給された信号は、第
４のナンド回路４および第５のナンド回路５にそれぞれ
与えられる。そして、第１のナンド回路１の出力信号ｕ
が第２のナンド回路２および第５のナンド回路５に与え
られる。また、第４のナンド回路４の出力信号Ｄが第３
のナンド回路３および第５のナンド回路５にそれぞれ与
えられる。一方、第５のナンド回路５の出力信号Ｚが、
第２のナンド回路２および第３のナンド回路３にそれぞ
れ与えられる。
ド回路１および第５のナンド回路５にそれぞれ与えられ
る。また、第２の入力端子T2に供給された信号は、第
４のナンド回路４および第５のナンド回路５にそれぞれ
与えられる。そして、第１のナンド回路１の出力信号ｕ
が第２のナンド回路２および第５のナンド回路５に与え
られる。また、第４のナンド回路４の出力信号Ｄが第３
のナンド回路３および第５のナンド回路５にそれぞれ与
えられる。一方、第５のナンド回路５の出力信号Ｚが、
第２のナンド回路２および第３のナンド回路３にそれぞ
れ与えられる。
第２のナンド回路２は、第５のナンド回路５から与え
られるＺ信号および第１のナンド回路１から与えられる
ｕ信号の各信号レベルに応じて出力信号の信号レベル
を変化させ、これを▲▼信号として位相比較器の外
部に導出するとともに、第１のナンド回路１にフィード
バックする。
られるＺ信号および第１のナンド回路１から与えられる
ｕ信号の各信号レベルに応じて出力信号の信号レベル
を変化させ、これを▲▼信号として位相比較器の外
部に導出するとともに、第１のナンド回路１にフィード
バックする。
また、第３のナンド回路３は、第５のナンド回路５か
ら与えられるＺ信号および第４のナンド回路４から与え
られるＤ信号の各信号レベルに応じて出力している信
号の信号レベルを変化させ、これを▲▼信号と
して外部に導出するとともに、第４のナンド回路４にフ
ィードバックする。
ら与えられるＺ信号および第４のナンド回路４から与え
られるＤ信号の各信号レベルに応じて出力している信
号の信号レベルを変化させ、これを▲▼信号と
して外部に導出するとともに、第４のナンド回路４にフ
ィードバックする。
このように構成された本実施例のディジタル型位相比
較器は、第２図の状態遷移図に示すように動作する。こ
の状態遷移図は、或る出力（，）状態において入力
（，）が変化したときに、出力（，）が次の状
態に移ることを示している。この場合、ロック状態は
（，）が（0,0）→（1,1）のときであり、（0,0）
の状態がロック完了、（1,1）の状態がロック安定とな
る。したがって、この位相比較器は（，）、（，
）がともに（1,1）の状態をスタート点にして動作す
ることになり、位相遅れの場合は＝０、位相進みの場
合は＝０に変化し、出力は＝０、＝０にそれぞれ
変化する。
較器は、第２図の状態遷移図に示すように動作する。こ
の状態遷移図は、或る出力（，）状態において入力
（，）が変化したときに、出力（，）が次の状
態に移ることを示している。この場合、ロック状態は
（，）が（0,0）→（1,1）のときであり、（0,0）
の状態がロック完了、（1,1）の状態がロック安定とな
る。したがって、この位相比較器は（，）、（，
）がともに（1,1）の状態をスタート点にして動作す
ることになり、位相遅れの場合は＝０、位相進みの場
合は＝０に変化し、出力は＝０、＝０にそれぞれ
変化する。
この位相比較器の位相ロック状態は上記したように
（ｕ＝1,D＝１）であるが、この位相ロック状態は（ｕ
＝0,D＝０）の状態を経由して遷移する。
（ｕ＝1,D＝１）であるが、この位相ロック状態は（ｕ
＝0,D＝０）の状態を経由して遷移する。
次に、この位相ロック状態に遷移する様子を第３図〜
第５図の動作波形図に従い、位相進み時、位相遅れ時お
よび同相時の各位相状態ごとに説明する。
第５図の動作波形図に従い、位相進み時、位相遅れ時お
よび同相時の各位相状態ごとに説明する。
第３図は、位相進み時の各信号の波形を示している。
第３図から明らかなように、信号が“0"に立ち下がる
と、それまでは“1"であった▲▼信号が“0"に反転
する。次に、信号が“0"になると、“1"であった▲
▼信号が同様に“0"に反転する。以上のことから
明らかなように、信号が“0"になってから信号が
“0"になる迄の位相進み期間P1は、▲▼信号のみが
“0"となる。このため、▲▼信号および▲
▼信号の論理レベルに基づいて位相状態の検出および同
期化が可能になる。
第３図から明らかなように、信号が“0"に立ち下がる
と、それまでは“1"であった▲▼信号が“0"に反転
する。次に、信号が“0"になると、“1"であった▲
▼信号が同様に“0"に反転する。以上のことから
明らかなように、信号が“0"になってから信号が
“0"になる迄の位相進み期間P1は、▲▼信号のみが
“0"となる。このため、▲▼信号および▲
▼信号の論理レベルに基づいて位相状態の検出および同
期化が可能になる。
▲▼信号および▲▼信号がともに“0"に
なると、第１のナンド回路１から出力される▲▼信
号と第４のナンド回路４から出力されるＤ信号とが両方
ともに“1"になるので、第５のナンド回路５は入力され
ている４つの入力信号の内の２つの信号のレベルが“1"
になる。したがって、この場合、第５のナンド回路５に
供給される他の２つの入力信号、すなわち、信号およ
び信号のレベルが“1"になると、第５のナンド回路５
に供給される４入力の全てが“1"になるので、第５のナ
ンド回路５から出力されるＺ信号が“0"に立ち下がる。
なると、第１のナンド回路１から出力される▲▼信
号と第４のナンド回路４から出力されるＤ信号とが両方
ともに“1"になるので、第５のナンド回路５は入力され
ている４つの入力信号の内の２つの信号のレベルが“1"
になる。したがって、この場合、第５のナンド回路５に
供給される他の２つの入力信号、すなわち、信号およ
び信号のレベルが“1"になると、第５のナンド回路５
に供給される４入力の全てが“1"になるので、第５のナ
ンド回路５から出力されるＺ信号が“0"に立ち下がる。
この“0"レベルのＺ信号が第２および第３のナンド回
路2,3に供給されることにより、これらのナンド回路2,3
から出力される信号，信号、すなわち、▲▼信
号および▲▼信号がそれぞれ“1"に立ち上が
り、第２図の状態遷移図で示したように、この位相比較
器はロック状態に入る。
路2,3に供給されることにより、これらのナンド回路2,3
から出力される信号，信号、すなわち、▲▼信
号および▲▼信号がそれぞれ“1"に立ち上が
り、第２図の状態遷移図で示したように、この位相比較
器はロック状態に入る。
また、第４図に示すように、位相遅れ時の場合は上述
した位相進み時とは逆に、位相遅れ期間P2において▲
▼信号のみが“0"になる。したがって、この場合
も▲▼信号および▲▼信号のレベルに基づ
いて位相状態の検出および同期化が可能になる。
した位相進み時とは逆に、位相遅れ期間P2において▲
▼信号のみが“0"になる。したがって、この場合
も▲▼信号および▲▼信号のレベルに基づ
いて位相状態の検出および同期化が可能になる。
次に、第５図の動作波形図に従って同位相時の動作に
ついて説明する。
ついて説明する。
信号と信号とが完全に同期している場合には、上
述したような位相進み期間P1や位相遅れ期間P2等が無い
ので、▲▼信号または▲▼信号の何方か一
方のみが“0"になることは無い。したがって、▲▼
信号および▲▼信号の両方が“1"であることを
検知することにより、▲▼信号および▲▼
信号の両方が同期していることの判別が可能になる。
述したような位相進み期間P1や位相遅れ期間P2等が無い
ので、▲▼信号または▲▼信号の何方か一
方のみが“0"になることは無い。したがって、▲▼
信号および▲▼信号の両方が“1"であることを
検知することにより、▲▼信号および▲▼
信号の両方が同期していることの判別が可能になる。
このように、実施例のディジタル型位相比較器は、５
つのナンド回路を用いただけの簡単な構成にも拘わら
ず、信号および信号の位相比較を正確に行うことが
できる。
つのナンド回路を用いただけの簡単な構成にも拘わら
ず、信号および信号の位相比較を正確に行うことが
できる。
次に、第６図〜第11図に従い本発明の第二実施例を詳
述する。
述する。
上記第一実施例で示した第１図のディジタル型位相比
較器は、第６図の構成図に示すように、例えばその出力
側にチャージポンプやローパスフィルタLPF等を接続し
てPLLシステムを構成するために用いられる。第６図に
おいて、▲▼信号は第１のインバータ11を通して第
２のnpnトランジスタQ2のベースに与えられる。また、
▲▼信号は第２のインバータ12を通して第１の
npnトランジスタQ1のベースに与えられる。第１のnpnト
ランジスタQ1のコレクタが第１の動作電源VCC1に接続さ
れるとともに、第１および第２のnpnトランジスタQ1,Q2
間に第１の抵抗器R1が接続されている。また、第２のnp
nトランジスタQ2のエミッタが定電流源13を通して接地
されている。また、そのベースに基準電位Vrefが与えら
れる第３のnpnトランジスタQ3のエミッタが、第２のnpn
トランジスタQ2のエミッタと共通に定電流源13を通して
接地されている。
較器は、第６図の構成図に示すように、例えばその出力
側にチャージポンプやローパスフィルタLPF等を接続し
てPLLシステムを構成するために用いられる。第６図に
おいて、▲▼信号は第１のインバータ11を通して第
２のnpnトランジスタQ2のベースに与えられる。また、
▲▼信号は第２のインバータ12を通して第１の
npnトランジスタQ1のベースに与えられる。第１のnpnト
ランジスタQ1のコレクタが第１の動作電源VCC1に接続さ
れるとともに、第１および第２のnpnトランジスタQ1,Q2
間に第１の抵抗器R1が接続されている。また、第２のnp
nトランジスタQ2のエミッタが定電流源13を通して接地
されている。また、そのベースに基準電位Vrefが与えら
れる第３のnpnトランジスタQ3のエミッタが、第２のnpn
トランジスタQ2のエミッタと共通に定電流源13を通して
接地されている。
そして、第２のnpnトランジスタQ2のコレクタが、ロ
ーパスフィルタLPFを構成するアンプ14の反転入力端子
に接続されるとともに、アンプ14の出力がコンデンサC1
を介して入力側にフィードバックされている。また、ア
ンプ14の出力側と接地との間に第２の抵抗器R2および第
２の電源VCC2が接続されるとともに、第２の抵抗器R2の
電圧がバリキャップ15に与えられ、出力電圧の変化を周
波数の変化として検出できるように成されている。
ーパスフィルタLPFを構成するアンプ14の反転入力端子
に接続されるとともに、アンプ14の出力がコンデンサC1
を介して入力側にフィードバックされている。また、ア
ンプ14の出力側と接地との間に第２の抵抗器R2および第
２の電源VCC2が接続されるとともに、第２の抵抗器R2の
電圧がバリキャップ15に与えられ、出力電圧の変化を周
波数の変化として検出できるように成されている。
このように構成されたPLLシステムにおいては、▲
▼信号が“0"で▲▼信号が“1"のとき、すな
わち、第３図に示した位相進み時においては、第１のnp
nトランジスタQ1がオフとなるとともに、第２のnpnトラ
ンジスタQ2がオンとなる。この場合、アンプ14側から第
２のnpnトランジスタQ2のコレクタに電流が流れ込むこ
ととなり、第２の抵抗器R2に電流Ioutが流れる。したが
って、この場合には第２の抵抗器R2の一端から取り出さ
れてバリキャップ15に加えられる出力電圧が低下するの
で、電圧制御発振器の発振周波数を下げる動作が行われ
る。
▼信号が“0"で▲▼信号が“1"のとき、すな
わち、第３図に示した位相進み時においては、第１のnp
nトランジスタQ1がオフとなるとともに、第２のnpnトラ
ンジスタQ2がオンとなる。この場合、アンプ14側から第
２のnpnトランジスタQ2のコレクタに電流が流れ込むこ
ととなり、第２の抵抗器R2に電流Ioutが流れる。したが
って、この場合には第２の抵抗器R2の一端から取り出さ
れてバリキャップ15に加えられる出力電圧が低下するの
で、電圧制御発振器の発振周波数を下げる動作が行われ
る。
また、▲▼信号が“1"で▲▼信号が“0"
のとき、すなわち、第４図に示した位相遅れ時において
は、第１のnpnトランジスタQ1がオンするとともに、第
２のnpnトランジスタQ2がオフする。この場合は、第１
のnpnトランジスタQ1のエミッタ側からアンプ14側に電
流が流れ込むことになるので、第２の抵抗器R2の電位が
上昇する。したがって、位相遅れ時においては、バリキ
ャップ15に加えられる電圧が上昇するので、電圧制御発
振器の発振周波数を上げる動作が行われる。
のとき、すなわち、第４図に示した位相遅れ時において
は、第１のnpnトランジスタQ1がオンするとともに、第
２のnpnトランジスタQ2がオフする。この場合は、第１
のnpnトランジスタQ1のエミッタ側からアンプ14側に電
流が流れ込むことになるので、第２の抵抗器R2の電位が
上昇する。したがって、位相遅れ時においては、バリキ
ャップ15に加えられる電圧が上昇するので、電圧制御発
振器の発振周波数を上げる動作が行われる。
また、第５図に示したように、同位相時には▲▼
信号及び▲▼信号の位相進み／遅れが無いの
で、これらの信号は両方ともに“1"になり、第１及び第
２のトランジスタQ1,Q2は両方ともに動作しない。した
がって、この場合にはチャージポンプの出力端がハイイ
ンピーダンスに保持されるので、第２の抵抗器R2の電位
が安定して位相の同期状態が保たれる。
信号及び▲▼信号の位相進み／遅れが無いの
で、これらの信号は両方ともに“1"になり、第１及び第
２のトランジスタQ1,Q2は両方ともに動作しない。した
がって、この場合にはチャージポンプの出力端がハイイ
ンピーダンスに保持されるので、第２の抵抗器R2の電位
が安定して位相の同期状態が保たれる。
上記したように第６図のPLLシステムは、▲▼信
号及び▲▼信号が両方ともに“1"のときに、第
１および第２のnpnトランジスタQ1,Q2がオフしてバリキ
ャップ15に加えられる電圧が安定するように構成されて
いる。しかし、このシステムにおいては、▲▼信号
及び▲▼信号が両方ともに“0"になると誤動作
することがある。すなわち、▲▼信号及び▲
▼信号が両方ともに“0"になり、第１および第２のnp
nトランジスタQ1,Q2が両方ともにオンすると、ローパス
フィルタLPFのコンデンサC1に蓄積されていた電荷が強
制的に放電されてしまう。この結果、第７図の特性図に
示すように、入力される信号と信号との間に位相差
ΔΦが無いにも拘わらず、第２の抵抗器R2に出力電流Io
utが流れ、オフセット16が発生してしまう。
号及び▲▼信号が両方ともに“1"のときに、第
１および第２のnpnトランジスタQ1,Q2がオフしてバリキ
ャップ15に加えられる電圧が安定するように構成されて
いる。しかし、このシステムにおいては、▲▼信号
及び▲▼信号が両方ともに“0"になると誤動作
することがある。すなわち、▲▼信号及び▲
▼信号が両方ともに“0"になり、第１および第２のnp
nトランジスタQ1,Q2が両方ともにオンすると、ローパス
フィルタLPFのコンデンサC1に蓄積されていた電荷が強
制的に放電されてしまう。この結果、第７図の特性図に
示すように、入力される信号と信号との間に位相差
ΔΦが無いにも拘わらず、第２の抵抗器R2に出力電流Io
utが流れ、オフセット16が発生してしまう。
第１図に示したディジタル型位相比較器は、上述した
ように一時的にではあるが、▲▼信号及び▲
▼信号が両方ともに“0"になることがあるので、上記
ディジタル型位相比較器の場合には上記したオフセット
16が必ず発生してしまうことになる。一般には、このよ
うなオフセット16が発生しても問題なく使用することが
可能であるが、高精度な周波数制御を行う場合は、オフ
セット16が発生すると不都合が生じることがあると予想
される。
ように一時的にではあるが、▲▼信号及び▲
▼信号が両方ともに“0"になることがあるので、上記
ディジタル型位相比較器の場合には上記したオフセット
16が必ず発生してしまうことになる。一般には、このよ
うなオフセット16が発生しても問題なく使用することが
可能であるが、高精度な周波数制御を行う場合は、オフ
セット16が発生すると不都合が生じることがあると予想
される。
次に、上記した出力電流のIoutのオフセット16が発生
しないようにしたディジタル型位相比較器の実施例を、
第８図の回路構成に従って説明する。
しないようにしたディジタル型位相比較器の実施例を、
第８図の回路構成に従って説明する。
このディジタル型位相比較器は、第１図に示したディ
ジタル型位相比較器の出力側にオフセット除去回路20を
設けて構成している。オフセット除去回路20は、第１の
オア回路21と第２のオア回路22、およびイクスクルーシ
ブノア回路23により構成され、前段の位相比較器から供
給される▲▼信号は第１のオア回路21とイクスクル
ーシブノア回路23とに与えられる。また、▲▼
信号は第２のオア回路22とイクスクルーシブノア回路23
とに与えられる。また、イクスクルーシブノア回路23か
ら出力される23out信号が、第１および第２のオア回路2
1,22にそれぞれ与えられる。
ジタル型位相比較器の出力側にオフセット除去回路20を
設けて構成している。オフセット除去回路20は、第１の
オア回路21と第２のオア回路22、およびイクスクルーシ
ブノア回路23により構成され、前段の位相比較器から供
給される▲▼信号は第１のオア回路21とイクスクル
ーシブノア回路23とに与えられる。また、▲▼
信号は第２のオア回路22とイクスクルーシブノア回路23
とに与えられる。また、イクスクルーシブノア回路23か
ら出力される23out信号が、第１および第２のオア回路2
1,22にそれぞれ与えられる。
第９図の動作波形図の（ａ）に示すように、イクスク
ルーシブノア回路23から出力される23out信号は、▲
▼信号および▲▼信号のいずれか一方の信号
が“0"のときに“0"になる。
ルーシブノア回路23から出力される23out信号は、▲
▼信号および▲▼信号のいずれか一方の信号
が“0"のときに“0"になる。
また、第１のオア回路21から出力される20▲▼信
号は、第９図（ｂ）に示すように▲▼信号および23
out信号が両方ともに“0"になる期間において“0"にな
る。更に、第２のオア回路22から出力される20▲
▼信号は、第９図（ｃ）に示すように、▲▼
信号および23out信号が両方ともに“0"になる期間がな
いので、常時“1"になる。
号は、第９図（ｂ）に示すように▲▼信号および23
out信号が両方ともに“0"になる期間において“0"にな
る。更に、第２のオア回路22から出力される20▲
▼信号は、第９図（ｃ）に示すように、▲▼
信号および23out信号が両方ともに“0"になる期間がな
いので、常時“1"になる。
このように、第二実施例においてはオフセット除去回
路20を設け、前段の回路から導出される▲▼信号を
20▲▼信号に変換するとともに、▲▼信号
を20▲▼信号に変換して出力する。この結果、
第８図に示した第二実施例のディジタル型位相比較器
は、第10図の動作波形図に示すように動作する。すなわ
ち、位相進み時においては第10図（ａ）に示すように、
▲▼信号を改良した20▲▼信号が常時
“1"になる。
路20を設け、前段の回路から導出される▲▼信号を
20▲▼信号に変換するとともに、▲▼信号
を20▲▼信号に変換して出力する。この結果、
第８図に示した第二実施例のディジタル型位相比較器
は、第10図の動作波形図に示すように動作する。すなわ
ち、位相進み時においては第10図（ａ）に示すように、
▲▼信号を改良した20▲▼信号が常時
“1"になる。
また、位相遅れ時においては第10図（ｂ）に示すよう
に、▲▼信号を改良した20▲▼信号が常時“1"
になる。更に、同位相時においては、20▲▼信
号および20▲▼信号が両方ともに常時“1"になる。
したがって、この第２実施例のディジタル型位相比較器
においては、２つの出力が同時に“0"になる期間がな
い。このため、第６図に示したようなPLLシステムを第
２実施例のディジタル型位相比較器を用いて構成すれ
ば、チャージポンプの出力インピーダンスを常にハイイ
ンピーダンスにしておくことができるので、ローパスフ
ィルタLPFのコンデンサC1に充電されている電荷を強制
的に放電させてしまう不都合を確実に防止することがで
きる。したがって、２つの入力信号信号，信号が同
期（ΔΦ＝０）している状態においては、第11図のIout
−ΔΦの特性図に示すように、出力電流Ioutが流れなく
なる。すなわち、第一実施例のディジタル型位相比較器
におけるオフセット16が発生しないようにすることがで
きる。
に、▲▼信号を改良した20▲▼信号が常時“1"
になる。更に、同位相時においては、20▲▼信
号および20▲▼信号が両方ともに常時“1"になる。
したがって、この第２実施例のディジタル型位相比較器
においては、２つの出力が同時に“0"になる期間がな
い。このため、第６図に示したようなPLLシステムを第
２実施例のディジタル型位相比較器を用いて構成すれ
ば、チャージポンプの出力インピーダンスを常にハイイ
ンピーダンスにしておくことができるので、ローパスフ
ィルタLPFのコンデンサC1に充電されている電荷を強制
的に放電させてしまう不都合を確実に防止することがで
きる。したがって、２つの入力信号信号，信号が同
期（ΔΦ＝０）している状態においては、第11図のIout
−ΔΦの特性図に示すように、出力電流Ioutが流れなく
なる。すなわち、第一実施例のディジタル型位相比較器
におけるオフセット16が発生しないようにすることがで
きる。
なお、上記実施例においては、イクスクルーシブノア
回路23を用いてオフセット除去回路20を構成した例を示
したが、イクスクルーシブオア回路を用いて構成するよ
うにしてもよい。
回路23を用いてオフセット除去回路20を構成した例を示
したが、イクスクルーシブオア回路を用いて構成するよ
うにしてもよい。
＜発明の効果＞ 請求項１の発明は、基準信号発振器から供給される
信号の位相と電圧制御発振器から供給される信号の位
相とを比較し、上記２つの信号の位相差に基づいてその
論理レベルが制御された▲▼信号および▲
▼信号を出力するようにしたディジタル型位相比較器を
構成するに際し、上記ディジタル型位相比較器を構成す
る論理回路の出力を他の論理回路にフィードバックする
仕方を工夫したので、ディジタル型位相比較器を構成す
るのに必要な論理回路の個数を大幅に低減することがで
きる。これにより、ディジタル型位相比較器の回路構成
を簡素化することができるとともに、小型化やコストダ
ウンを図ることができる。
信号の位相と電圧制御発振器から供給される信号の位
相とを比較し、上記２つの信号の位相差に基づいてその
論理レベルが制御された▲▼信号および▲
▼信号を出力するようにしたディジタル型位相比較器を
構成するに際し、上記ディジタル型位相比較器を構成す
る論理回路の出力を他の論理回路にフィードバックする
仕方を工夫したので、ディジタル型位相比較器を構成す
るのに必要な論理回路の個数を大幅に低減することがで
きる。これにより、ディジタル型位相比較器の回路構成
を簡素化することができるとともに、小型化やコストダ
ウンを図ることができる。
請求項２の発明は、上記ディジタル型位相比較器の出
力側に、上記ディジタル型位相比較器から導出される▲
▼信号および▲▼信号の“1"、“0"レベル
の組合せを工夫して、これらの２つの信号が両方ともに
“0"にならないようにする回路を設けたので、例えばこ
のディジタル型位相比較器を使用してPLLシステムを構
成する際に、次段に接続されるチャージボンプの出力端
を常時ハイインピーダンスに保つことができ、オフセッ
トの発生を確実に防止することができる。
力側に、上記ディジタル型位相比較器から導出される▲
▼信号および▲▼信号の“1"、“0"レベル
の組合せを工夫して、これらの２つの信号が両方ともに
“0"にならないようにする回路を設けたので、例えばこ
のディジタル型位相比較器を使用してPLLシステムを構
成する際に、次段に接続されるチャージボンプの出力端
を常時ハイインピーダンスに保つことができ、オフセッ
トの発生を確実に防止することができる。
第１図〜第５図は、本発明のディジタル型位相比較器の
第一実施例を示し、 第１図は、ディジタル型位相比較器の構成図、 第２図は、第１図の回路の動作を示す状態３遷移図、 第３図は、位相進み時の動作波形図、 第４図は、位相遅れ時の動作波形図、 第５図は、同位相時の動作波形図、 第６図は、位相比較器の使用状態を示すPLLシステムの
構成図、 第７図は、オフセットを説明するためのIout−ΔΦ特性
図、 第８図〜第11図は、本発明のディジタル型位相比較器の
第二実施例を示し、 第８図は、ディジタル型位相比較器の構成図、 第９図は、オフセット除去回路の動作を説明するための
動作波形図、 第10図は、第二実施例のディジタル型位相比較器の動作
を説明するための動作波形図、 第11図は、第二実施例のディジタル型位相比較器を用い
てPLLシステムを構成した場合のIout−ΔΦ特性図、 第12図は、従来の位相比較器の一例を示す構成図であ
る。 １……第１のナンド回路， ２……第２のナンド回路， ３……第３のナンド回路， ４……第４のナンド回路， ５……第５のナンド回路， 20……オフセット除去回路， 21……第１のオア回路， 22……第２のオア回路， 23……イクスクルーシブノア回路。
第一実施例を示し、 第１図は、ディジタル型位相比較器の構成図、 第２図は、第１図の回路の動作を示す状態３遷移図、 第３図は、位相進み時の動作波形図、 第４図は、位相遅れ時の動作波形図、 第５図は、同位相時の動作波形図、 第６図は、位相比較器の使用状態を示すPLLシステムの
構成図、 第７図は、オフセットを説明するためのIout−ΔΦ特性
図、 第８図〜第11図は、本発明のディジタル型位相比較器の
第二実施例を示し、 第８図は、ディジタル型位相比較器の構成図、 第９図は、オフセット除去回路の動作を説明するための
動作波形図、 第10図は、第二実施例のディジタル型位相比較器の動作
を説明するための動作波形図、 第11図は、第二実施例のディジタル型位相比較器を用い
てPLLシステムを構成した場合のIout−ΔΦ特性図、 第12図は、従来の位相比較器の一例を示す構成図であ
る。 １……第１のナンド回路， ２……第２のナンド回路， ３……第３のナンド回路， ４……第４のナンド回路， ５……第５のナンド回路， 20……オフセット除去回路， 21……第１のオア回路， 22……第２のオア回路， 23……イクスクルーシブノア回路。
Claims (2)
- 【請求項１】基準信号発振器から供給される信号の位
相と電圧制御発振器から供給される信号の位相とを比
較し、上記両信号の位相差に基づいてその論理レベルが
制御された▲▼信号および▲▼信号を出力
するようにしたディジタル型位相比較器において、 上記信号が与えられる第１のナンド回路と、 上記信号が与えられる第４のナンド回路と、 上記第１のナンド回路の出力が与えられとともにその出
力を上記第１のナンド回路に導出する第２のナンド回路
と、 上記第４のナンド回路の出力が与えられとともにその出
力を上記第４のナンド回路に導出する第３のナンド回路
と、 上記信号、信号、第１のナンド回路の出力および第
４のナンド回路の出力がそれぞれ与えられる第５のナン
ド回路とを具備し、 上記第５のナンド回路の出力を上記第２のナンド回路お
よび第３のナンド回路にそれぞれ供給するとともに、 上記第２のナンド回路および第３のナンド回路の出力を
上記信号および上記信号の位相情報を含む▲▼
信号，▲▼信号として外部に導出するようにし
たことを特徴とするディジタル型位相比較器。 - 【請求項２】基準信号発振器から供給される信号の位
相と電圧制御発振器から供給される信号の位相とを比
較し、上記両信号の位相差に基づいてその論理レベルが
制御された▲▼信号および▲▼信号を出力
するようにしたディジタル型位相比較器において、 上記信号が与えられる第１のナンド回路と、上記信
号が与えられる第４のナンド回路と、上記第１のナンド
回路の出力が与えられとともにその出力を上記第１のナ
ンド回路に導出する第２のナンド回路と、上記第４のナ
ンド回路の出力が与えられとともにその出力を上記第４
のナンド回路に導出する第３のナンド回路と、上記信
号、信号、第１のナンド回路の出力および第４のナン
ド回路の出力がそれぞれ与えられる第５のナンド回路と
からなり、上記第５のナンド回路の出力を上記第２のナ
ンド回路および第３のナンド回路にそれぞれ供給すると
ともに、上記第２のナンド回路および第３のナンド回路
の出力を上記信号および上記信号の位相情報を含む
▲▼信号，▲▼信号として次段に導出する
前段の回路と、 上記▲▼信号が与えられる第１の論理回路と、 上記▲▼信号が与えられる第２の論理回路と、 上記▲▼信号および上記▲▼信号がそれぞ
れ与えられる排他論理回路とを具備し、 上記排他論理回路の出力を上記第１および第２の論理回
路に供給するとともに、上記第１および第２の論理回路
の出力を上記信号および上記信号の位相情報を含む
改良▲▼信号，改良▲▼信号として位相比
較器の外部に導出するようにしたことを特徴とするディ
ジタル型位相比較器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02192194A JP3092143B2 (ja) | 1990-07-20 | 1990-07-20 | ディジタル型位相比較器 |
| US07/731,322 US5124594A (en) | 1990-07-20 | 1991-07-17 | Digital phase comparator for use in a phase lock loop |
| KR1019910012466A KR100220497B1 (ko) | 1990-07-20 | 1991-07-20 | 음성 합성기 튜너용 위상고정 루프 장치 및 디지탈형 위상 비교기 |
| TW083218875U TW397307U (en) | 1990-07-20 | 1991-07-22 | Phase-locked loop device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02192194A JP3092143B2 (ja) | 1990-07-20 | 1990-07-20 | ディジタル型位相比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0481018A JPH0481018A (ja) | 1992-03-13 |
| JP3092143B2 true JP3092143B2 (ja) | 2000-09-25 |
Family
ID=16287247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02192194A Expired - Fee Related JP3092143B2 (ja) | 1990-07-20 | 1990-07-20 | ディジタル型位相比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3092143B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4575816B2 (ja) * | 2005-03-23 | 2010-11-04 | 株式会社アドバンテスト | 基準信号に基づいて信号を発生させる発振装置 |
-
1990
- 1990-07-20 JP JP02192194A patent/JP3092143B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0481018A (ja) | 1992-03-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |