JPH0481018A

JPH0481018A - ディジタル型位相比較器

Info

Publication number: JPH0481018A
Application number: JP2192194A
Authority: JP
Inventors: Hiroshi Numata; 博沼田; Tamotsu Kogo; 向後　保
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1990-07-20
Filing date: 1990-07-20
Publication date: 1992-03-13
Anticipated expiration: 2015-09-25
Also published as: JP3092143B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〈産業上の利用分野〉本発明はディジタル型位相比較器に係わり、特に、チャ
ージポンプやローパスフィルタ等を接続してＰＬＬシス
テムを構成するためのディジタル型位相比較器に用いて
好適なものである。

〈発明の概要〉本発明のディジタル型位相比較器は、基準信号発振器か
ら供給されるＲ信号の位相と電圧制御発振器から供給さ
れるＶ信号の位相とを比較し、上記両信号の位相差に基
づいてその論理レベルが制御されたｕｐ倍信号よびｄｏ
ｗｎ信号を出力するようにしたディジタル型位相比較器
を構成するに際し、上記ディジタル型位相比較器を構成
する論理回路の出力を他の論理回路にフィードバンクす
る仕方を工夫して、回路を構成するのに必要な論理回路
の個数を低減することにより回路構成を簡素化し、小型
化やコストダウンを可能にしたディジタル型位相比較器
である。

〈従来の技術〉基準信号発振器から与えられるリファレンスパルス信号
Ｒ（以下Ｒ信号とする）と、電圧制御発振器（ＶＣＯ）
から与えられる比較パルス信号■（以下■信号とする）
との位相を比較し、その比較結果に基づいて出力してい
るｕｐ信号および丁ｏｗｎ信号のレベルをそれぞれ変化
させるようにしたディジタル型位相比較器が知られてい
る。

第１２図は、従来技術の一例を示すディジタル型位相比
較器の構成図である。この位相比較器は、６個の２人力
ナンド回１３１〜３６と、３個の３人力ナンド回路３７
〜３９とで構成されていて、第１の入力端子Ｔ、に与え
られたＲ信号は第１の２人力ナンド回路３１に与えられ
る。また、第２の入力端子Ｔ２に与えられた■信号は第
６の２人力ナンド回路３６に与えられる。そして、第１
の２人力ナンド回路３１め出力が第１および第３の３人
力ナンド回路３７．３９に与えられるとともに、第２の
２人力ナンド回路３２に与えられる。

一方、第６の２人力ナンド回路３６の出力は第２および
第３の３人力ナンド回路３８．３９に与えられるととも
に、第５の２人力ナンド回路３５に与えられる。

また、第２の２人カナント′回路３２の出力が第１およ
び第３の３人力ナンド回路３７．３９に与えられ、第６
の２人力ナンド回路３６の出力が第２および第３の３人
力ナンド回路３８．３９にそれぞれ与えられる。また、
第２および第３の２人力ナンド回路３２．３３の出力が
相互にフィードバンクされるとともに、第５および第４
の２人力ナンド回路３４．３５の出力が同様に相互にフ
ィードバックされる。更に、第３の３人力ナンド回路３
９の出力が、第１および第２の３人力ナンド回路３７．
３８に与えられるとともに、第３および第４の２人力ナ
ンド回路３３．３４に与えられる。

そして、第１の３人力ナンド回路３７の出力がｕｐ倍信
号して第１の出力端子Ｔ□に出力されるとともに、第１
の２人カナンド回！３１にフィードバックされる。また
、第２の３人カナンド回路３８の出力がｄｏｗｎ信号と
して第２の出力端子Ｔ４に出力されるとともに、第６の
２人カナンド回路３６にフィードバックされるように成
されている。

〈発明が解決しようとする課題〉従来の位相比較器は、上述したように６個の２人カナン
ド回路３１〜３６と、３個の３人カナンド回路３７〜３
９とにより構成されているので、全体としてナンド回路
が９個必要であった。しかも、各ナンド回路の出力を他
のナンド回路に複雑にフィードバックさせることにより
、出力ｕｐ信号およびｄｏｗｎ信号のレベルを入力ｒ信
号、■信号の位相状態に応じて変化させるようにしてい
る。したがって、従来の位相比較器は回路規模が大きく
て、小型化の要請に充分に応えることができず、しかも
配線が面倒で製造に多くの手間が掛かるので、コストダ
ウンを図りにくい問題があった。

本発明は上述の問題点に鑑み、ディジタル型位相比較器
の回路構成を簡素化できるようにすることを目的とする
。

〈課題を解決するための手段〉本発明のディジタル型位相比較器は、基準信号発振器か
ら供給されるＲ信号の位相と電圧制御発振器から供給さ
れる■信号の位相とを比較し、上記両信号の位相差に基
づいてその論理レベルが制御されたｕｐ信号およびｄｏ
ｗｎ信号を出力するようにしたディジタル型位相比較器
において、上記■信号が与えられる第１のナンド回路と
、上記Ｖ信号が与えられる第４のナンド回路と、上記第
１のナンド回路の出力が与えられとともにその出力を上
記第１のナンド回路に導出する第２のナンド回路と、上
記第４のナンド回路の出力が与えられとともにその出力
を上記第４のナンド回路に導出する第３のナンド回路と
、上記Ｔ信号、■信号、第１のナンド回路の出力および
第４のナンド回路の出力がそれぞれ与えられる第５のナ
ンド回路とを具備し、上記第５のナンド回路の出力を上
記第２のナンド回路および第３のナンド回路にそれぞれ
供給するとともに、上記第２のナンド回路および第３の
ナンド回路の出力を上記Ｒ信号および上記■信号の位相
情報を含むｕｐ信号、ｄｏｗｎ信号として外部に導出す
るよう番こしている。

また、本発明の他の特徴とするところは、Ｅ記ｕｐ信号
が与えられる第１の論理回路と、上記丁ｏｗｎ信号が与
えられる第２の論理回路と、上記ｕｐ倍信号よび上記ｄ
ｏｗｎ信号がそれぞれ与えられる排他論理回路とを更に
具備し、上記排他論理回路の出力を上記第１および第２
の論理回路に供給するとともに上記第１および第２の論
理回路の出力を、上記Ｒ信号および上記■信号の位相情
報を含む改良ｕｐ信号、改良ｄｏｗｎ信号として位相比
較器の外部に導出するようにしている。

〈作用〉各論理回路の出力を他の論理回路にフ・−ドパツクする
仕方を工夫することにより、ディジタル型位相比較器を
構成するのに必要な論理回路の個数を削減できるように
する。

また、望ましくは、出力するｕｐ信号および７ｏｗｎ信
号の“１”“０″レベルの組合せを工夫して、次段にチ
ャージポンプ回路が接続された際に、上記チャージポン
プ回路の出力端をハイインピーダンスに保つことができ
るようにする。

〈実施例〉第１図は、本発明のディジタル型位相比較器の一実施例
を示すブロック図、第２図は第１図の位相比較器の動作
を説明するための状態遷移説明図である。

第１図から明らかなように、このディジタル型位相比較
器は、第１〜第５の５つのナンド回路により構成されて
いる。これらのナンド回路の内、第１〜第４のナンド回
路は２人カナンド回路が用いられ、第５のナンド回路は
４人カナンド回路が用いられている。

第１の入力端子Ｔ、に供給された■信号は、第１のナン
ド回路１および第５のナンド回路５にそれぞれ与えられ
る。また、第２の入力端子Ｔ！に供給されたＶ信号は、
第４のナンド回路４および第５のナンド回路５にそれぞ
れ与えられる。そして、第１のナンド回路１の出力信号
Ｕが第２のナンド回路２および第５のナンド回路５に与
えられる。また、第４のナンド回路４の出力信号りが第
３のナンド回路３および第５のナンド回路５にそれぞれ
与えられる。一方、第５のナンド回路５の出力信号Ｚが
、第２のナンド回路２および第３のナンド回路３にそれ
ぞれ与えられる。

第２のナンド回路２は、第５のナンド回路５から与えら
れるＺ信号および第１のナンド回路１から与えられるＵ
信号の各信号レベルに応じて出力Ｕ信号の信号レベルを
変化させ、これをｕｐ信号として位相比較器の外部に導
出するとともに、第１のナンド回路１にフィードバック
する。

また、第３のナンド回路３は、第５のナンド回路５から
与えられるＺ信号および第４のナンド回路４から与えら
れるＤ信号の各信号レベルに応して出力しているＤ信号
の信号レベルを変化させ、これをｄｏｗｎ信号として外
部に導出するとともに、第４のナンド回路４にフィード
バックする。

このように構成された本実施例のディジタル型位相比較
器は、第２図の状態遷移図に示すよう↓こ動作する。こ
の状態遷移図は、成る出力（了Ｄ）状態において入力（
Ｒ，Ｖ）が変化したときに、出力（ｕ、Ｄ）が次の状態
に移ることを示している。この場合、ロック状態は（τ
、Ｄ）が（０，０）→（１，１）のときであり、（０゜
０）の状態がロック完了、（１，１）の状態がロック安
定となる。したがって、この位相比較器は（Ｒ２Ｖ）、
（ｕ、Ｄ）がともに（１，１）の状態をスタート点にし
て動作することになり、位相遅れの場合はＲ＝Ｏ１位相
進みの場合はＶ＝Ｏに変化し、出力はτ−０、Ｄ＝Ｏに
それぞれ変化する。

この位相比較器の位相ロック状態は上記したように（ｕ
＝１．Ｄ＝１）であるが、この位相ロック状態は（ｕ＝
ｏ、Ｄ＝Ｏ）の状態を経由して遷移する。

次に、この位相ロック状態に遷移する様子を第３図〜第
５図の動作波形図に従い、位相進み時、位相遅れ時およ
び同相時の各位相状態ごとに説明する。

第３図は、位相進み時の各信号の波形を示している。第
３図から明らかなように、■信号が０”に立ち下がると
、それまでは°“１”であったｕｐ倍信号“０”に反転
する。次に、■信号が“０”になると、“１″であった
ｄｏｗｎ信号が同様に“０”に反転する。以上のことか
ら明らかなように、■信号が０”になってからＲ信号が
“０”になる迄の位相進み期間Ｐ１は、ｕｐ倍信号みが
“Ｏ”となる、このため、τｊ信号およびｄｏｗｎ信号
の論理レベルに基づいて位相状態の検出および同期化が
可能になる。

ｕｐ倍信号よびｄｏｗｎ信号がともに“０”になると、
第１のナンド回路１から出力される１下信号と第４のナ
ンド回路４から出力されるＤ信号とが両方ともに１″に
なるので、第５のナンド回路５は入力されている４つの
入力信号の内の２つの信号のレベルが“１″になる。し
たがって、この場合、第５のナンド回路５に供給される
他の２つの入力信号、すなわち、Ｒ信号および■信号の
レベルが“１パになると、第５のナンド回路５に供給さ
れる４人力の全てが１゛になるので、第５のナンド回路
５から出力される２信号が“０”に立ち下がる。

この“′０”レベルのＺ信号が第２および第３のナンド
回路２．３に供給されることにより、これらのナンド回
路２．３から出力されるＵ信号、Ｄ信号、すなわち、ｕ
ｐ信号およびｄｏｗｎ信号がそれぞれ“１”に立ち上が
り、第２図の状態遷移図で示したように、この位相比較
器はロック状態に入る。

また、第４図に示すように、位相遅れ時の場合は上述し
た位相進み時とは逆に、位相遅れ期間Ｐ２においてｄｏ
ｗｎ信号のみが０″になる。したがって、この場合もｕ
ｐ倍信号よびｄｏｗｎ信号のレベルに基づいて位相状態
の検出および同期化が可能になる。

次に、第５図の動作波形図に従って同位相時の動作につ
いて説明する。

Ｒ信号と■信号とが完全に同期している場合には、上述
したような位相進み期間Ｐ１や位相遅れ期間Ｐ２等が無
いので、Ｔ子信号またはｄｏｗｎ信号の何方か一方のみ
が“Ｏ”になることは無いしたがって、τ〒倍信号よび
ｄｏｗｎ信号の両方が“１”であることを検知すること
により、「子信号およびｄｏｗｎ信号の両方が同期して
いることの判別が可能になる。

このように、実施例のディジタル型位相比較器は、５つ
のナンド回路を用いただけの簡単な構成にも拘わらず、
Ｒ信号およびＶ信号の位相比較を正確に行うことができ
る。

次に、第６図〜第１１図に従い本発明の第二実施例を詳
述する。

上記第一実施例で示した第１図のディジタル型位相比較
器は、第６図の構成図に示すように、例えばその出力側
にチャージポンプやローパスフィルタＬＰＦ等を接続し
てＰＬＬシステムを構成するために用いられる。第６図
において、ｉ子信号は第１のインバータ１１を這して第
２のｎｐｎトランジスタＱ２のベースに与えられる。ま
た、ｄｏｗｎ信号は第２のインバータ１２を通して第１
のｎｐｎ　）ランジスタＱ１のベースに与えられる。

第１のｎｐｎ　）ランジスタＱ、のコレクタが第１の動
作電源ＶＣＣＩに接続されるとともに、第１および第２
のｎｐｎ）ランジスタＱ、、Ｑ、間に第１の抵抗器Ｒ３
が接続されている。また、第２のｎｐｎ）ランジスタＱ
、のエミッタが定電流源１３を通して接地されている。

また、そのベースに基準電位Ｖｒｅｆが与えられる第３
のｎｐｎ）ランジスタＱ、のエミッタが、第２のｎｐｎ
）ランジスタＱｇのエミッタと共通に定電流源１３を通
して接地されている。

そして、第２のｎｐｎ　ｌ−ランジスタＱ、のコレクタ
が、ローパスフィルタＬＰＦを構成するアンプ１４の反
転入力端子に接続されるとともに、アンプ１４の出力が
コンデンサＣＩを介して入力側にフィードバックされて
いる。また、アンプ１４の出力側と接地との間に第２の
抵抗器Ｒ３および第２の電源ｖ　ｃｃｔが接続されると
ｔもに、第２の抵１．【器Ｒ１の電圧がバリキャップ１
５に与えられ、出力電圧の変化を周波数の変化として検
出できるように成されている。

このように構成されたＰＬＬシステムにおいては、ｕｐ
信号が“０”でｄｏｗｎ信号が“１”のとき、すなわち
、第３図に示した位相進み時においては、第１のｎｐｎ
　トランジスタＱ１がオフとなるとともに、第２のｎｐ
ｎ）ランジスタＱ、がオンとなる。この場合、アンプ１
４側から第２のｎｐｎ　）ランジスタＱ！のコレクタに
電流が流れ込むこととなり、第２の抵抗器Ｒ□に電流！
。１が流れる。したがって、この場合には第２の抵抗器
Ｒ１の一端から取り出されてバリキャップ１５に加えら
れる出力電圧が低下するので、電圧制御発振器の発振周
波数を下げる動作が行われる。

また、ｕｐ信号が“１”でｄｏｗｎ信号が０″のとき、
すなわち、第４図に示した位相遅れ時においては、第１
のｎｐｎ　）ランジスタＱ。

がオンするとともに、第２のｎｐｎ）ランジスタＱｌが
オフする。この場合は、第１のｎｐｎ）ランジスタＱ、
のエミッタ側からアンプ１４側に電流が流れ込むことと
なるので、第２の抵抗器Ｒ２の電位が上昇する。したが
って、位相遅れ時においては、バリキャップ１５に加え
られる電圧が上昇するので、電圧制御発振器の発振周波
数を上げる動作が行われる。

また、第５図に示したように、同位相時にはｉ〒子信号
びｄｏｗｎ信号の位相進み／遅れが無いので、これらの
信号は両方ともに“１″になり、第１及び第２のトラン
ジスタＱｌ、Ｑ！は両方ともに動作しない、したがって
、この場合にはチャージポンプの出力端がハイインピー
ダンスに保持されるので、第２の抵抗器Ｒｔの電位が安
定して位相の同期状態が保たれる。

上記したように第６図のＰＬＬシステムは、Ｔｉ信号及
びｄ　ｏｗｎ信号が両方ともに“１”のときに、第１お
よび第２のｎｐｎ）ランジスタＱＩ＋Ｑ冨がオフしてバ
リキャップ１５に加えられる電圧が安定するように構成
されている。しかし、このシステムにおいては、１１側
号及びｄｏｗｎ信号が両方ともに“０”になると誤動作
することがある。すなわち、ｕｐ信号及びｄ　ｏｗｎ信
号が両方ともに“Ｏ”になり、第１および第２のｎｐｎ
トランジスタＱ、、Ｑ、が両方ともにオンすると、ロー
パスフィルタＬＰＦのコンデンサＣ５に蓄積されていた
電荷が強制的に放電されてしまう。この結果、第７図の
特性図に示すように、入力されるＲ信号と■信号との間
に位相差ΔΦが無いにも拘わらず、第２の抵抗器Ｒ２に
出力電流１ｏｕｔが流れ、オフセット１６が発生してし
まう。

第１図に示したディジタル型位相比較器は、上述したよ
うに一時的にではあるが、Ｔ〒倍信号びｄｏｗｎ信号が
両方ともに“０”になることがあるので、上記ディジタ
ル型位相比較器の場合には上記したオセノト１６が必ず
発生してしまうことになる。一般には、このようなオフ
セント１６が発生しても問題なく使用することが可能で
あるが、高精度な周波数制御を行う場合は、オフセット
１６が発生すると不都合が生じることがあると予想され
る。

次に、上記した出力電流のＩ。ｕｔのオフセット１６が
発生上ないようにしたディジタル型位相比較器の実施例
を、第８図の回路構成に従って説明する。

このディジタル型位相比較器は、第１図に示したディジ
タル型位相比較器の出力側にオフセフ・ト除去回路２０
を設けて構成している。オフセット除去回路２０は、第
１のオア回路２１と第２のオア回路２２、およびイクス
クルーシブノア回路２３により構成され、前段の位相比
較器から供給されるｕｐ信号は第１のオア回路２１とイ
クスクルーシプノア回路２３とに与えられる。また、ｄ
ｏｗｎ信号は第２のオア回路２２とイクスクルーシブノ
ア回路２３とに与えられる。また、イクスクルーシブノ
ア回路２３から出力される２３ｏｕｔ信号が、第１およ
び第２のオア回路２１．２２にそれぞれ与えられる。

第９図の動作波形図の（ａ）に示すように、イクスクル
ーシブノア回路２３から出力される２３ｏｕｔ信号は、
Ｔ〒倍信号よびｄｏｗｎ信号のいずれか一方の信号が“
０”のとき乙こＯ゛′になる。

また、第１のオア回路２１かろ出力される２０丁丁信号
は、第９図０））に示すようにｕｐ信号および２３ｏｕ
ｔ信号が両方ともに“°Ｏ“になる期間において“０”
になる。更に、第２のオア回路２２から出力される２０
ｄｏｗｎ信号は、第９図（Ｃ）に示すように、ｄｏｗｎ
信号および２３ｏｕｔ信号が両方ともに°°０”になる
期間がないので、常時“１″になる。

このように、第二実施例においてはオフセット除去回路
２０を設け、前段の回路から導出されるｕｐ信号を２０
ｕｐ信号に変換するとともに、ｄｏｗｎ信号を２０−丁
］コｖ−１信号に変換して出力する。この結果、第８図
に示した第二実施例のディジタル型位相比較器は、第１
０図の動作波形図に示すように動作する。すなわち、位
相進み時においては第１０図（ａ）に示すように、ｄｏ
ｗｎ信号を改良した２０ｄｏｗｎ信号が常時″１”にな
る。

また、位相遅れ時においては第１０図（ｂ）に示すよう
に、ｕｐ信号を改良した２０丁丁信号が常時“１”にな
る。更に、同位相時においては、２０ｄｏｗｎ信号およ
び２０ｕｐ信号が両方ともに常時“１”になる。したが
って、この第２実施例のディジタル型位相比較器におい
ては、２つの出力が同時に″０”になる期間がない。こ
のため、第６図に示したようなＰＬＬシステムを第２実
施例のディジタル型位相比較器を用いて構成すれば、チ
ャージポンプの出力インピーダンスを常にハイインピー
ダンスにしておくことができるので、ローパスフィルタ
ＬＰＦのコンデンサＣＩに充電されている電荷を強制的
に放電させてしまう不都合を確実に防止することができ
る。したがって、２つの入力信号Ｒ信号、■信号が同期
（ΔΦ−〇）している状態においては、第１１図のＩｏ
ｕｔ−ΔΦの特性図に示すように、出力電流１ｏｕｔが
流れなくなる。すなわち、第一実施例のディジタル型位
相比較器におけるオフセット１６が発生しないようにす
ることができる。

なお、上記実施例においては、イクスクルーシプノア回
路２３を用いてオフセット除去回路２０を構成した例を
示したが、イクスクルーシブオア回路を用いて構成する
ようにしてもよい。

〈発明の効果〉請求項１の発明は、基準信号発振器から供給されるＲ信
号の位相と電圧制御発振器から供給される■信号の位相
とを比較し、上記２つの信号の位相差に基づいてその論
理レベルが制御されたｕｐ倍信号よびｄｏｗｎ信号を出
力するようにしたディジタル型位相比較器を構成するに
際し、上記ディジタル型位相比較器を構成する論理回路
の出力を他の論理回路にフィードバックする仕方を工夫
したので、ディジタル型位相比較器を構成するのに必要
な論理回路の個数を大幅に低減することができる。これ
により、ディジタル型位相比較器の回路構成を簡素化す
ることができるとともに、小型化やコストダウンを図る
ことができる。

請求項２の発明は、上記ディジタル型位相比較器の出力
側に、上記ディジタル型位相比較器から導出されるｕｐ
倍信号よびｄｏｗｎ信号の“１”“０”レベルの組合せ
を工夫して、これらの２つの信号が両方ともに“０”に
ならないようにする回路を設けたので、例えばこのディ
ジタル型位相比較器を使用してＰＬＬシステムを構成す
る際に、次段に接続されるチャージポンプの出力端を常
時ハイインピーダンスに保つことができ、オフセットの
発生を確実に防止することができる。

【図面の簡単な説明】

′第１図〜第５図は、本発明のディジタル型位相比較器
の第一実施例を示し、第１図は、ディジタル型位相比較器の構成図、第２図は
、第１図の回路の動作を示す状態３遷移図、第３図は、位相進み時の動作波形図、第４図は、位相遅れ時の動作波形図、第５図は、同位相時の動作波形図、第６図は、位相比較器の使用状態を示すＰＬＬシステム
の構成図、第７図は、オフセットを説明するためのＩ。ｕＬΔΦ特
性図、第８図〜第１１図は、本発明のディジタル型位相比較器
の第二実施例を示し、第８図は、ディジタル型位相比較器の構成図、第９図は
、オフセント除去回路の動作を説明するための動作波形
図、第１０図は、第二実施例のディジタル型位相比較器の動
作を説明するための動作波形図、第１１図は、第二実施
例のディジタル型位相比較器を用いてＰＬＬシステムを
構成した場合の■。、−ΔΦ特性図、第１２図は、従来の位相比較器の一例を示す構成図であ
る。１・・・第１のナンド回路。２・・・第２のナンド回路。３・・・第３のナンド回路。４・・・第４のナンド回路。５・・・第５のナンド回路。２０・・・オフセット除去回路。２１・・・第１のオア回路。２２・・・第２のオア回路。２３・・・イクスクルーシブノア回路。ｔわｌす！イ□（：Ｉｙクタ２１−カグ〃−ダみｕ：＃
層六〜８１Ｆ２図ｔＩｏｕｔ２０ニア７　ｔ　γｌ−１’＝＊　ｆ、　（ｊＪｂＮ２
１　：　Ｊ！５　／の芋７回Ｎ

Claims

【特許請求の範囲】

（１）基準信号発振器から供給される＠Ｒ＠信号の位相
と電圧制御発振器から供給される＠Ｖ＠信号の位相とを
比較し、上記両信号の位相差に基づいてその論理レベル
が制御された＠ｕｐ＠信号および＠ｄｏｗｎ＠信号を出
力するようにしたディジタル型位相比較器において、上記＠Ｒ＠信号が与えられる第１のナンド回路と、上記
＠Ｖ＠信号が与えられる第４のナンド回路と、上記第１
のナンド回路の出力が与えられとともにその出力を上記
第１のナンド回路に導出する第２のナンド回路と、上記第４のナンド回路の出力が与えられとともにその出
力を上記第４のナンド回路に導出する第３のナンド回路
と、上記＠Ｒ＠信号、＠Ｖ＠信号、第１のナンド回路の出力
および第４のナンド回路の出力がそれぞれ与えられる第
５のナンド回路とを具備し、上記第５のナンド回路の出力を上記第２のナンド回路お
よび第３のナンド回路にそれぞれ供給するとともに、上記第２のナンド回路および第３のナンド回路の出力を
上記＠Ｒ＠信号および上記＠Ｖ＠信号の位相情報を含む
＠ｕｐ＠信号、＠ｄｏｗｎ＠信号として外部に導出する
ようにしたことを特徴とするディジタル型位相比較器。
（２）基準信号発振器から供給される＠Ｒ＠信号の位相
と電圧制御発振器から供給される＠Ｖ＠信号の位相とを
比較し、上記両信号の位相差に基づいてその論理レベル
が制御された＠ｕｐ＠信号および＠ｄｏｗｎ＠信号を出
力するようにしたディジタル型位相比較器において、上記＠Ｒ＠信号が与えられる第１のナンド回路と、上記
＠Ｖ＠信号が与えられる第４のナンド回路と、上記第１
のナンド回路の出力が与えられとともにその出力を上記
第１のナンド回路に導出する第２のナンド回路と、上記
第４のナンド回路の出力が与えられとともにその出力を
上記第４のナンド回路に導出する第３のナンド回路と、
上記＠Ｒ＠信号、＠Ｖ＠信号、第１のナンド回路の出力
および第４のナンド回路の出力がそれぞれ与えられる第
５のナンド回路とからなり、上記第５のナンド回路の出
力を上記第２のナンド回路および第３のナンド回路にそ
れぞれ供給するとともに、上記第２のナンド回路および
第３のナンド回路の出力を上記＠Ｒ＠信号および上記＠
Ｖ＠信号の位相情報を含む＠ｕｐ＠信号、＠ｄｏｗｎ＠
信号として次段に導出する前段の回路と、上記＠ｕｐ＠
信号が与えられる第１の論理回路と、上記＠ｄｏｗｎ＠
信号が与えられる第２の論理回路と、上記＠ｕｐ＠信号および上記＠ｄｏｗｎ＠信号がそれぞ
れ与えられる排他論理回路とを具備し、上記排他論理回路の出力を上記第１および第２の論理回
路に供給するとともに、上記第１および第２の論理回路
の出力を上記＠Ｒ＠信号および上記＠Ｖ＠信号の位相情
報を含む改良＠ｕｐ＠信号、改良＠ｄｏｗｎ＠信号とし
て位相比較器の外部に導出するようにしたことを特徴と
するディジタル型位相比較器。