JPH01183688A

JPH01183688A - 表示システム

Info

Publication number: JPH01183688A
Application number: JP63006874A
Authority: JP
Inventors: Terumi Takashi; 輝実高師; Hiroyuki Mano; 宏之真野; Kunihiro Katayama; 国弘片山; Satoru Tsunekawa; 悟恒川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-01-18
Filing date: 1988-01-18
Publication date: 1989-07-21
Anticipated expiration: 2013-05-13
Also published as: JP2749044B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、パーソナルコンピュータ等から出力されるＣ
ＲＴインターフェース信号をもとに、フレーム周波数の
変換等を行う上で必要となる表示データ送出クロックを
生成するドツトクロック再生装置およびそれに最適な位
相ロックドループに関する。

［従来の技術］従来、本発明に関連した製品として、セイコーエプソン
社製５ＥＤ１３４１Ｆ　（以下、ＶＬＩと略す）がある
。これは、パーソナルコンピュータ（以下、パソコンと
略す）のＣＲＴインターフェースケーブルを通じて送ら
れてくる表示データを一旦フレームメモリへ書き込み、
再度、別層波数のクロックで読み出すことで、フレーム
周波数変換を付して、液晶に表示させるものである。

この時、表示データをフレームメモリに書き込む際に基
本となる表示ドツト送出クロック（以下、ドツトクロッ
クと略す。）は、ＣＲＴインターフェースケーブル中の
水平同期信号を基準とした位相ロックドループ（ＰＬＬ
回路）を使って作りだしていた。

第３図は、その概略構成図を示したものである。

パソコン１６から出力される水平同期信号２は、内部に
ある水晶発振器１７の基本クロックをカウンタ１８で分
周し、さらに、ＣＲＴＣ１９の水平同期信号生成部２ｏ
で分周して得られる。

よって、水平同期信号２の周波数は、カウンタ１８の分
周数を８．水平同期信号生成部２０の分周数をＮとする
と、水晶発振器の周波数÷（８ＸＮ）となる。

液晶表示装置２１では、位相比較器３、ループフィルタ
５、ＶＣ○６、波形整形７、分周器９からなるＰＬＬ回
路を構成し、水平同期信号２をもとに、水晶発振器１７
の周波数と同一周波数のドツトクロックを再生する。Ｐ
ＬＬ回路は、水平同期信号２と、再生水平同期信号１０
との周波数が等しくなるように動作する。分周器９の分
周数＝カウンタ１８の分周数×水平同期信号再生２０の
分周数（＝８ＸＮ）とすると、再生ドツトクロック８の
周波数は、水平同期信号２の周波数×８×Ｎに逓倍され
る。すなわち。

（水晶発振器１７の周波数）＝（再生ドツトクロックの
周波数）となる。

具体的なＰＬＬ回路の動作をＶＬＩのＰＬＬ回路参考図
をもとに説明する。第４図は、その回路図である０図中
、第３図と同じものには同符号を付した０位相比較器３
は、第５図に示すように、水平同期信号２と再生水平同
期信号１０の立上りエツジで信号間の位相差を検出し。

水平同期信号２が遅れている場合にＣＤ−Ｎ（−Ｎは負
論理を意味する）が、逆に、再生水平同期信号１０が遅
れている場合には、ＣＵ−Ｎ　（−Ｎは負論理を意味す
る）が出力される。

また、そのパルス幅は、両信号間の位相差を示している
。チャージポンプ４は、ループフィルタ５のコンデンサ
Ｃ９、の電荷をＣＵ−Ｎ、ＣＤ−Ｎによって、充／放電
させるものであって０ＭＯ３構造の汎用トライステート
バッファ７４ＨＣ１２５を用いている。ＣＵ−Ｎが出力
されると、コンデンサＣ５□は充電され、その充電時間
よってｖＣ○６に加わる制御電圧が上がる６また、ＣＤ
−Ｎが出力されると、ｖＣＯ制御電圧が下がる。ループ
フィルタ５は、ＰＬＬ回路で重要な諸特性を決定し、そ
の中でも、特に重要な水平同期信号２の引き込み可能な
範囲（キャプチャーレンジ）は、本回路のようなラグリ
ード形ループフィルタの場合、Ｒｆ２÷（ＲＳ　ｌ　＋
Ｒｓ　ｚ　）に反比例して制限される０次段のｖＣＯ６
はバリキャップを使ったゲート接地形ｖＣ０であり、１
４ＭＨｚ帯域の発振をする。この動作は、ｖＣＯ制御電
圧が上昇するとＣＤ、の容量が低下し、コイルＬとで決
まる発振周波数が上がる。ＶＣＯ６の正弦波発振波形は
、波形整形回路７で矩形波の再生ドツトクロック８に変
換され、分周器１０で８ＸＮ分周され、再生水平同期信
号１０となる。このようにして得られた再生水平同期信
号１０は１位相比較器１で再度、位相比較される。

以上、説明したように水平同期信号２に対して、再生水
平同期信号１０の位相が進んでいた場合には、ＣＤ−Ｎ
が出力され再生ドツトクロック８の周波数が下がり、再
生水平同期信号１０の位相を遅らせる方向に働く。逆に
、遅れている場合には、ＣＵ−Ｎが出力され、再生ドツ
トクロック８の周波数が上がり、再生水平同期信号１０
の位相を進める方向に働く。

これら一連の動作を繰り返すことで、水平同期信号２と
再生水平同期信号１０の周波数が−致し、水平同期信号
２を基準として、再生ドツトクロック８が再生される。

［発明が解決しようとする課題］上記、従来技術は、ドツトクロック周波数が１４ＭＨｚ
あるいは２１ＭＨｚを中心とした単一の周波数を再生す
るものであり、単一の周波数に対しては充分な性能を有
している。しかし、現在においては表示装置に接続され
るパソコンの表示クロックも各種のものが現れてきてい
る。

このような、周波数の異なる種々のパソコンが接続され
るような用途では、より、広帯域なドツトクロックの再
生や、それに伴う再生ドツトクロックの安定性（低ジツ
タ）が必要であり、それらの点について従来の技術では
必ずしも充分と言えなかった。

本発明の目的は、低ジツタ、広帯域なドツトクロック再
生装置およびそれに最適な位相ロックドループ回路を提
供することにある。

［課題を解決するための手段］上記目的のうち、ドツトクロックの再生回路の広帯域化
は、ループフィルタにアクティブ素子を用いることで、
解決できる。さらに、高安定化についてはｖＣＯにエミ
ッタフォロア、またはソースフォロアのクラップ形ｖＣ
○を用い、バリキャップを直列接続することで解決でき
る。

［作用］アクティブ形ループフィルタは、従来のラグリード形ル
ープフィルタに対して利得を持つので、水平同期信号の
ロックレンジは、ＶＣＯの発振周波数帯域まで広がる。

したがって、ドツトクロック再生の広帯域化が図れる。

また、エミッタフォロア、またはソースフォロアのクラ
ップ形ｖＣＯにより、共振回路への影響度を軽減し、さ
らに、バリキャップの直列接続により、ＶＣＯの周波数
変調を低下させる。

これにより、ＶＣＯの安定性を高め、水平同期信号ロッ
ク時のジッタ量を低減する。

［実施例］以下、本発明の第１の実施例を第１図を用いて詳細に説
明する。図中、第３図と同機能のものには同一番号を付
した。ＶＬＩの内部構造は従来技術と同じであり、異な
るものは、チャージポンプ４．ループフィルタ５とＶＣ
Ｏ６の回路構成である。ループフィルタ５はオペアンプ
（ＬＦ３５６）とこのオペアンプの入出力端間に接続さ
れたコンデンサＣ工と抵抗の帰還回路を備える。ＶＣＯ
６はエミッタフォロアのクラップ形ｖＣＯで構成されて
いる。ＶＬＩＩ中の位相比較器３は、水平同期信号２と
、再生水平同期信号１０との位相差を検出し、位相差に
したがったパルスをＣＵ−Ｎ、ＣＤ−Ｎに出力する。チ
ャージポンプ４は、ＴＴＬ汎用トライステートバッファ
７４ＬＳ１２５Ａを用いている。

その動作は、ＣＵ−Ｎが出力されると、ｆｆＬｌ″電圧
を出力しループフィルタ５のＣ工を放電させる。また、
ＣＤ−Ｎが出力された時には、′Ｈ”ｍ圧を出力しルー
プフィルタ５の０１を充電する。この時の電流量は、抵
抗Ｒ，，Ｒ４で決まるオペアンプの十端子電圧、チャー
ジポンプ４のＩＩＬｌｌまたはＩＩ　Ｈ″′出力電圧、
及び、抵抗Ｒ，，Ｒ，で決定される。ＶＣＯ制御電圧（
○Ｐアンプの出力電圧）は、コンデンサＣ１が充電され
ると下がり、逆に放電されると上がる。

すなわち、位相比較器３のＣＵ−Ｎが出力されるとｖＣ
Ｏ制御電圧が上がり、’ｃｏ−Ｎが出力されるとｖＣｏ
制御電圧は下がる。したがって。

従来技術と制御方向が同じになるので、水平同期信号２
との同期過程が成立する。

ループフィルタ５をアクティブ形フィルタにすると、ロ
ックレンジは理論的に無限大となり、従来に比べて同じ
ｖＣｏを使っても広帯域になる。しかし、実際にはＯＰ
アンプの最小、最大の出力電圧によってロックレンジは
、左右されるが、ラグリード形ループフィルタよりは、
はるかにロックレンジを広くとれる。

次に、ＶＣＯ６の安定性について説明する。

トランジスタＴＲ□の発振波形は、バリキャップＣＤ１
．ＣＤ、全体に加わり、直流の■Ｃ○制御電圧に発振波
形が重畳される。このため、ＶＣＯ６の発振波形は周波
数変調がかかりＶＣＯ６の安定性がそこなわれていた。

そこで、バリキャップＣＤよ、ＣＤ、　を直列接続する
ことでバリキャップ単体に加わる発振電圧を半分にし、
周波数変調量を軽減し、ＶＣＯ６の発振波形を安定化し
た。また、トランジスタＴＲ□の接地形式をエミッタフ
ォロアとして、共振回路から見た入力インピーダンスを
上げ、その影響度を軽減した。

ＦＥＴで構成する場合には、ドレイン接地とする。

本実施例では、バリキャップを直列接続にして、それに
加わる発振電圧を低下させたが、ＶＣＯ６の電源電圧の
低下、又は、結合コンデンサＣＧ１やＣ６２を小さくす
ることでも同様の効果がある。これにより、１個のバリ
キャップでも周波数変調量を軽減できることはいうまで
もない。

次に、本発明の第２の実施例を第２図を用いて説明する
。図中、第１図と同じものには同一番号を付した。第２
図は、第１図に対して、それぞれ発振周波数範囲の異な
るＶＣＯ６，１１及び、波形整形７．１２を、２系統設
は入力されるパソコンのドツトクロック周波数によって
選択することで、より、広帯域なドツトクロック再生装
置を提供する。例えば、各々の発振周波数がＶＣＯ６を
１３〜１５ＭＨｚ、　ＶＣＯ１１を２１〜２４ＭＨｚま
で発振可能であるとする。

入力されるパソコンの解像度が６４０Ｘ２００ドツト程
度のものでは、ドツトクロック周波数が１４ＭＩ（ｚ程
度であるため周波数選択信号１４＝”Ｌ”にして、ＶＣ
Ｏ６、及び波形整形７を選択する。セレクタ１３は、Ｖ
ＣＯ６の発振出力を再生ドツトクロック８に出力しドツ
トクロックを再生する。この時、インバータ１５を通し
た発振許可信号Ｅｎ、は１周波数選択信号１４＝”Ｌ”
であるから”Ｈｌｊとなる。第６図に示すトランジスタ
ＴＲ，、ダイオードＤｉ、抵抗Ｒ１をＶＣＯ６，１１に
付加する。これにより。

発振許可信号Ｅｎ、＝”Ｈ”の時、トランジスタＴＲ，
が飽和し、さらに、トランジスタＴＲ工がカットオフす
るので、ｖＣＯｌｌは発振を停止する。

次に、パソコンの解像度が６４０Ｘ４００ドツト程度の
ものを入力した場合、ドツトクロック周波数は２１ＭＩ
（ｚ程度であるため、周波数選択信号１４＝”Ｈ”とし
て以下、同様の処理を行う。この時、ＶＣＯ６とＶＣＯ
ＩＩの発振を排他的に行うのは、お互いの干渉を防止す
るためである。先に述べたように、ｖＣ○制御信号には
ｖＣＯ発振波形が重畳されるので、双方の７００間で周
波数変調をかけあうので、より安定な発振が行われる。

よって、上記排他制御によりｖＣｏ単体の安定性、すな
わち、ドツトクロック再生の安定性を実現する。

本実施例では、２つのＶＣＯ、波形整形回路を設けるこ
とで、ドツトクロック再生の広帯域化を実現したが、ｖ
ＣＯのコイルをリレー等の切換え回路で選択しても良い
、この場合、ｖＣＯは必ずしも２つ用意しなくても良い
。また、波形整形回路を共通に使用しても同様の効果が
あることはいうまでもない。また、単に、２系統のＶＣ
Ｏ１波形整形だけでなく、複数のＶＣＯを設けても実現
手段は基本的に同一である。

以上述べた実施例では、水平同期信号を基準として、ド
ツトクロックを再生したが、垂直同期信号を基準にして
も、ドツトクロックを再生できる。　本実施例によれば
、ドツトクロック再生回路の低ジツタ化、広帯域化が実
現できる。

その安定性は、実測の結果、ジッタｆｆｋ　１０　ｎｓ
以下であり、ドツトクロック周波数２５ＭＨｚ程度まで
のパソコンでは、十分、表示データを取り込める。

さらに、より、高周波なドツトクロック周波数を再生す
る場合、そのジッタ量をさらに小さくする必要がある。

これを実現する回路の一実施例は、第７図に示すように
、基本的に第１図と同じであるが、ＶＣＯ６のバリキャ
ップに電圧対容量変化比の小さなものを使用し、再生で
きるドツトクロック周波数範囲を狭くした。これにより
、広帯域化は実現できないものの、高周波ドツトクロッ
クには必要不可欠な高安定なドツトクロックを再生する
。実測の結果、ドツトクロック周波数５０ＭＩ（ｚにて
、ジッタ量４ｎｓを得た。

〔効果］本発明によれば、アクティブループフィルタ用の○Ｐア
ンプが、必要になるものの、広帯域化が図れる。また、
高安定なドツトクロック再生に不可欠なりＣＯの安定性
がバリキャップの追加、または、接地形式の変更で容易
に実現できる。特に、水晶発振器を基準に送られてくる
表示データを取り込むドツトクロックの再生には、低ジ
ツタ化が必須となるので、本用途には十分実用になる。

また、複数のＶＣＯを設けることによるお互いの干渉を
、わずかな部品の追加で防止でき、低ジツタなドツトク
ロック再生が実現できる。

【図面の簡単な説明】

第１図は、本発明の第１の実施例の回路図、第２図は、
本発明の第２の実施例の構成図、第３図は、従来の構成
図、第４図は、従来のＰＬＬ回路図、第５図は、位相比
較器の動作を示す動作図、第６図は、ＶＣＯの発振停止
回路の一実１・・・ＶＬｌ、２・・・水平同期信号、３
・・・位相比較器、４・・・チャージポンプ、５・・・
ループフィルタ、６・・・ＶＣＯ１７・・・波形整形、
８・・・再生ドツトクロック、９・・・分周器、１０・
・・再生水平同期信号、１１・・・ＶＣＯ，１２・・・
波形整形、１３・・・セレクタ、１４・・・周波数選択
信号、１５・・・インバータ、１６・・・パーソナルコ
ンピュータ、２１・・・液晶表示装置。第５図

Claims

【特許請求の範囲】

（１）基準クロックをＮ分周（Ｎは自然数）した同期信
号と該基準クロックをもとに表示情報を送り出す映像信
号発生装置に接続され該同期信号と再生同期信号との位
相差を検出する位相比較器と、トランジスタ形トライス
テートバッファで構成され該位相比較器の検出結果によ
り電荷を充放電するチャージポンプと、該充放電された
電荷を電圧値に変換するループフィルタと、該電圧値に
より発振周波数が変化する電圧制御発振器と、該電圧制
御発振器の発振信号をＭ分周（Ｍは自然数）し、該再生
同期信号を発生する分周器とを備えたドットクロック再
生装置。
（２）請求項１に記載のドットクロック再生装置におい
て、該ループフィルタを能動素子と該能動素子の入出力
端間に接続された受動素子とで構成したことを特徴とす
るドットクロック再生装置。
（３）請求項１に記載のドットクロック再生装置におい
て、該電圧制御発振器を、帰還回路を備えたコレクタ接
地型のトランジスタ増幅器と、該トランジスタ増幅器の
入力端に接続されたバリキャップとコイルの並列回路を
備えたクラップ形発振器で構成したことを特徴とするド
ットクロック再生装置。
（４）請求項１に記載のドットクロック再生装置におい
て、該電圧制御発振器を、帰還回路を備えたドレイン接
地型のＦＥＴ増幅器と、該ＦＥＴ増幅器の入力端に接続
されたバリキャップとコイルの並列回路を備えたクラッ
プ形発振器で構成したことを特徴とするドットクロック
再生装置。
（５）請求項３または請求項４に記載のドットクロック
再生装置において、該電圧制御発振器のバリキャップは
直列に接続された複数個のバリキャプであり、バリキャ
ップとバリキャップの接続端に該ループフィルタの出力
が印加されていることを特徴とするドットクロック再生
装置。
（６）位相ロックドループにおいて、複数の発振制御可
能な電圧制御発振器と、選択信号により、該複数の電圧
制御発振器のうち１つを選択する選択回路と、該選択信
号で選択されない該電圧制御発振器を発振停止させるよ
うにしたことを特徴とする位相ロックドループ。