JP2749044B2 - 表示システム - Google Patents
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- JP2749044B2 JP2749044B2 JP63006874A JP687488A JP2749044B2 JP 2749044 B2 JP2749044 B2 JP 2749044B2 JP 63006874 A JP63006874 A JP 63006874A JP 687488 A JP687488 A JP 687488A JP 2749044 B2 JP2749044 B2 JP 2749044B2
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- frequency
- clock
- vco
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- Controls And Circuits For Display Device (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、パーソナルコンピュータ等から出力される
CRTインターフェース信号をもとに、フレーム周波数の
変換等を行う上で必要となる表示データ送出クロックを
生成するドットクロック再生装置およびそれに最適な位
相ロックドループに関する。
CRTインターフェース信号をもとに、フレーム周波数の
変換等を行う上で必要となる表示データ送出クロックを
生成するドットクロック再生装置およびそれに最適な位
相ロックドループに関する。
［従来の技術］ 従来、本発明に関連した製品として、セイコーエプソ
ン社製SED1341F（以下、VLIと略す）がある。これは、
パーソナルコンピュータ（以下、パソコンと略す）のCR
Tインターフェースケーブルを通じて送られてくる表示
データを一旦フレームメモリへ書き込み、再度、別周波
数のクロックで読み出すことで、フレーム周波数変換を
付して、液晶に表示させるものである。
ン社製SED1341F（以下、VLIと略す）がある。これは、
パーソナルコンピュータ（以下、パソコンと略す）のCR
Tインターフェースケーブルを通じて送られてくる表示
データを一旦フレームメモリへ書き込み、再度、別周波
数のクロックで読み出すことで、フレーム周波数変換を
付して、液晶に表示させるものである。
この時、表示データをフレームメモリに書き込む際に
基本となる表示ドット送出クロック（以下、ドットクロ
ックと略す。）は、CRTインターフェースケーブル中の
水平同期信号を基準とした位相ロックドループ（PLL回
路）を使って作りだしていた。
基本となる表示ドット送出クロック（以下、ドットクロ
ックと略す。）は、CRTインターフェースケーブル中の
水平同期信号を基準とした位相ロックドループ（PLL回
路）を使って作りだしていた。
第３図は、その概略構成図を示したものである。
パソコン16から出力される水平同期信号２は、内部に
ある水晶発振器17の基本クロックをカウンタ18で分周
し、さらに、CRTC19の水平同期信号生成部20で分周して
得られる。よって、水平同期信号２の周波数は、カウン
タ18の分周数を８、水平同期信号生成部20の分周数をＮ
とすると、水晶発振器の周波数÷（８×Ｎ）となる。
ある水晶発振器17の基本クロックをカウンタ18で分周
し、さらに、CRTC19の水平同期信号生成部20で分周して
得られる。よって、水平同期信号２の周波数は、カウン
タ18の分周数を８、水平同期信号生成部20の分周数をＮ
とすると、水晶発振器の周波数÷（８×Ｎ）となる。
液晶表示装置21では、位相比較器３、ループフィルタ
５、VCO6、波形成形７、分周器９からなるPLL回路を構
成し、水平同期信号２をもとに、水晶発振器17の周波数
と同一周波数のドットクロックを再生する。PLL回路
は、水平同期信号２と、再生水平同期信号10との周波数
が等しくなるように動作する。分周器９の分周数＝カウ
ンタ18の分周数×水平同期信号再生20の分周数（＝８×
Ｎ）とすると、再生ドットクロック８の周波数は、水平
同期信号２の周波数×８×Ｎに逓倍される。すなわち、
（水晶発振器17の周波数）＝（再生ドットクロックの周
波数）となる。
５、VCO6、波形成形７、分周器９からなるPLL回路を構
成し、水平同期信号２をもとに、水晶発振器17の周波数
と同一周波数のドットクロックを再生する。PLL回路
は、水平同期信号２と、再生水平同期信号10との周波数
が等しくなるように動作する。分周器９の分周数＝カウ
ンタ18の分周数×水平同期信号再生20の分周数（＝８×
Ｎ）とすると、再生ドットクロック８の周波数は、水平
同期信号２の周波数×８×Ｎに逓倍される。すなわち、
（水晶発振器17の周波数）＝（再生ドットクロックの周
波数）となる。
具体的なPLL回路の動作をVLIのPLL回路参考図をもと
に説明する。第４図は、その回路図である。図中、第３
図と同じものには同符号を付した。位相比較器３は、第
５図に示すように、水平同期信号２と再生水平同期信号
10の立上りエッジで信号間の位相差を検出し、水平同期
信号２が遅れている場合にCD−Ｎ（−Ｎは負論理を意味
する）が、逆に、再生水平同期信号10が遅れている場合
には、CU−Ｎ（−Ｎは負論理を意味する）が出力され
る。また、そのパルス幅は、両信号間の位相差を示して
いる。チャージポンプ４は、ループフィルタ５のコンデ
ンサＣ51の電荷をCU−Ｎ、CD−Ｎによって、充／放電さ
せるものであってCMOS構造の汎用トランステートバッフ
ァ74HC125を用いている。CU−Ｎが出力されると、コン
デンサＣ51は充電され、その充電時間よってVCO6に加わ
る制御電圧が上がる。また、CD−Ｎが出力されると、VC
O制御電圧が下がる。ループフィルタ５は、PLL回路で重
要な諸特性を決定し、その中でも、特に重要な水平同期
信号２の引き込み可能な範囲（キャプチャーレンジ）
は、本回路のようなラグリード形ループフィルタの場
合、Ｒ52÷（Ｒ51＋Ｒ52）に反比例して制限される。次
段のVCO6はバリキャップを使ったゲート接地形VCOであ
り、14MHz帯域の発振をする。この動作は、VCO制御電圧
が上昇するとCD3の容量が低下し、コイルＬとで決まる
発振周波数が上がる。VCO6の正弦波発振波形は、波形整
形回路７で矩形波の再生ドットクロック８に変換され、
分周器10で８×Ｎ分周され、再生水平同期信号10とな
る。このようにして得られた再生水平同期信号10は、位
相比較器１で再度、位相比較される。
に説明する。第４図は、その回路図である。図中、第３
図と同じものには同符号を付した。位相比較器３は、第
５図に示すように、水平同期信号２と再生水平同期信号
10の立上りエッジで信号間の位相差を検出し、水平同期
信号２が遅れている場合にCD−Ｎ（−Ｎは負論理を意味
する）が、逆に、再生水平同期信号10が遅れている場合
には、CU−Ｎ（−Ｎは負論理を意味する）が出力され
る。また、そのパルス幅は、両信号間の位相差を示して
いる。チャージポンプ４は、ループフィルタ５のコンデ
ンサＣ51の電荷をCU−Ｎ、CD−Ｎによって、充／放電さ
せるものであってCMOS構造の汎用トランステートバッフ
ァ74HC125を用いている。CU−Ｎが出力されると、コン
デンサＣ51は充電され、その充電時間よってVCO6に加わ
る制御電圧が上がる。また、CD−Ｎが出力されると、VC
O制御電圧が下がる。ループフィルタ５は、PLL回路で重
要な諸特性を決定し、その中でも、特に重要な水平同期
信号２の引き込み可能な範囲（キャプチャーレンジ）
は、本回路のようなラグリード形ループフィルタの場
合、Ｒ52÷（Ｒ51＋Ｒ52）に反比例して制限される。次
段のVCO6はバリキャップを使ったゲート接地形VCOであ
り、14MHz帯域の発振をする。この動作は、VCO制御電圧
が上昇するとCD3の容量が低下し、コイルＬとで決まる
発振周波数が上がる。VCO6の正弦波発振波形は、波形整
形回路７で矩形波の再生ドットクロック８に変換され、
分周器10で８×Ｎ分周され、再生水平同期信号10とな
る。このようにして得られた再生水平同期信号10は、位
相比較器１で再度、位相比較される。
以上、説明したように水平同期信号２に対して、再生
水平同期信号10の位相が進んでいた場合には、CD−Ｎが
出力され再生ドットクロック８の周波数が下がり、再生
水平同期信号10の位相を遅らせる方向に働く。逆に、遅
れている場合には、CU−Ｎが出力され、再生ドットクロ
ック８の周波数が上がり、再生水平同期信号10の位相を
進める方向に働く。
水平同期信号10の位相が進んでいた場合には、CD−Ｎが
出力され再生ドットクロック８の周波数が下がり、再生
水平同期信号10の位相を遅らせる方向に働く。逆に、遅
れている場合には、CU−Ｎが出力され、再生ドットクロ
ック８の周波数が上がり、再生水平同期信号10の位相を
進める方向に働く。
これら一連の動作を繰り返すことで、水平同期信号２
と再生水平同期信号10の周波数が一致し、水平同期信号
２を基準として、再生ドットクロック８が再生される。
と再生水平同期信号10の周波数が一致し、水平同期信号
２を基準として、再生ドットクロック８が再生される。
［発明が解決しようとする課題］ 上記、従来技術は、ドットクロック周波数が14MHzあ
るいは21MHzを中心とした単一の周波数を再生するもの
であり、単一の周波数に対しては充分な性能を有してい
る。しかし、現在においては表示装置に接続されるパソ
コンの表示クロックも各種のものが現れてきている。こ
のような、周波数の異なる種々のパソコンが接続される
ような用途では、より、広帯域なドットクロックの再生
や、それに伴う再生ドットクロックの安定性（低ジッ
タ）が不要であり、それらの点について従来の技術では
必ずしも充分と言えなかった。
るいは21MHzを中心とした単一の周波数を再生するもの
であり、単一の周波数に対しては充分な性能を有してい
る。しかし、現在においては表示装置に接続されるパソ
コンの表示クロックも各種のものが現れてきている。こ
のような、周波数の異なる種々のパソコンが接続される
ような用途では、より、広帯域なドットクロックの再生
や、それに伴う再生ドットクロックの安定性（低ジッ
タ）が不要であり、それらの点について従来の技術では
必ずしも充分と言えなかった。
本発明の目的は、低ジッタ、広帯域なドットクロック
再生装置およびそれに最適な位相ロックドループ回路を
提供することにある。
再生装置およびそれに最適な位相ロックドループ回路を
提供することにある。
本発明の他の目的は、情報処理装置と液晶表示装置と
からなる表示システムにおいて、複数のドットクロック
周波数に対応したドットクロック再生装置を提供するこ
とにある。
からなる表示システムにおいて、複数のドットクロック
周波数に対応したドットクロック再生装置を提供するこ
とにある。
［課題を解決するための手段］ 上記目的を達成するために、本発明は、CRT用表示デ
ータとCRT用水平同期信号とを生成する情報処理装置
と、位相ロックドループを備え、CRT用水平同期信号を
用いてクロックを再生し、再生クロックを用いてCRT用
表示データをフレームメモリに書き込み、再生クロック
とは異なる周波数のクロックで読み出して液晶に表示す
る液晶表示装置とからなる表示システムにおいて、情報
処理装置は、CRT用表示データのドットクロックに応じ
た周波数選択信号を送出し、位相ロックドループは、複
数のVCOと、情報処理装置から入力される周波数選択信
号に応じて複数のVCOのうち一つを選択し、かつ、他のV
COを発振停止する選択回路とを備え、周波数選択信号に
応じて、複数のVCOを発振停止する選択回路とを備え、
周波数選択信号に応じて、複数のVCOから入力されるCRT
表示データに適した一つのVCOを選択、動作させること
を特徴とするものである。
ータとCRT用水平同期信号とを生成する情報処理装置
と、位相ロックドループを備え、CRT用水平同期信号を
用いてクロックを再生し、再生クロックを用いてCRT用
表示データをフレームメモリに書き込み、再生クロック
とは異なる周波数のクロックで読み出して液晶に表示す
る液晶表示装置とからなる表示システムにおいて、情報
処理装置は、CRT用表示データのドットクロックに応じ
た周波数選択信号を送出し、位相ロックドループは、複
数のVCOと、情報処理装置から入力される周波数選択信
号に応じて複数のVCOのうち一つを選択し、かつ、他のV
COを発振停止する選択回路とを備え、周波数選択信号に
応じて、複数のVCOを発振停止する選択回路とを備え、
周波数選択信号に応じて、複数のVCOから入力されるCRT
表示データに適した一つのVCOを選択、動作させること
を特徴とするものである。
［作用］ アクティブ形ループフィルタは、従来のラグリード形
ループフィルタに対して利得を持つので、水平同期信号
のロックレンジは、VCOの発振周波数帯域まで広がる。
したがて、ドッドクロック再生の広帯域化が図れる。
ループフィルタに対して利得を持つので、水平同期信号
のロックレンジは、VCOの発振周波数帯域まで広がる。
したがて、ドッドクロック再生の広帯域化が図れる。
また、エミッタフォロア、またはソースフォロアのク
ラップ形VCOにより、共振回路への影響度を軽減し、さ
らに、バリキャップの直列接続により、VCOの周波数変
調を低下させるこれにより、VCOの安定性を高め、水平
同期信号ロック時のジッタ量を低減する。
ラップ形VCOにより、共振回路への影響度を軽減し、さ
らに、バリキャップの直列接続により、VCOの周波数変
調を低下させるこれにより、VCOの安定性を高め、水平
同期信号ロック時のジッタ量を低減する。
［実施例］ 以下、本発明の第１の実施例を第１図を用いて詳細に
説明する。図中、第３図と同機能のものには同一番号を
付した。VLIの内部構成は従来技術と同一であり、異な
るものは、チャージポンプ４、ループフィルタ５とVCO6
の回路構成である。ループフィルタ５はオペアンプ（LF
356）とこのオペアンプの入出力端間に接続されたコン
デンサＣ1と抵抗の帰還回路を備える。VCO6はエミッタ
フォロアのクラップ形VOCで構成されている。VLI1中の
位相比較器３は、水平同期信号２と、再生水平同期信号
10との位相差を検出し、位相差にしたがったパルスをCU
−Ｎ、CD−Ｎに出力する。チャージポンプ４は、TTL汎
用トライステートバッファ74LS125Aを用いている。その
動作は、CU−Ｎが出力されると、“L"電圧を出力しルー
プフィルタ５のＣ1を放電させる。また、CD−Ｎが出力
された時には、“H"電圧を出力しループフィルタ５のＣ
1を充電する。この時の電流量は、抵抗Ｒ3,R4で決まる
オペアンプの＋端子電圧、チャージポンプ４の“L"また
は“H"出力電圧、及び、抵抗Ｒ1,R2で決定される。VCO
制御電圧（OPアンプの出力電圧）は、コンデンサＣ1が
充電されると下がり、逆に放電されると上がる。すなわ
ち、位相比較器３のCU−Ｎが出力されるとVCO制御電圧
が上がり、CD−Ｎが出力されるとVCO制御電圧を下が
る。したがって、従来技術と制御方向が同じになるの
で、水平同期信号２との同期過程が成立する。
説明する。図中、第３図と同機能のものには同一番号を
付した。VLIの内部構成は従来技術と同一であり、異な
るものは、チャージポンプ４、ループフィルタ５とVCO6
の回路構成である。ループフィルタ５はオペアンプ（LF
356）とこのオペアンプの入出力端間に接続されたコン
デンサＣ1と抵抗の帰還回路を備える。VCO6はエミッタ
フォロアのクラップ形VOCで構成されている。VLI1中の
位相比較器３は、水平同期信号２と、再生水平同期信号
10との位相差を検出し、位相差にしたがったパルスをCU
−Ｎ、CD−Ｎに出力する。チャージポンプ４は、TTL汎
用トライステートバッファ74LS125Aを用いている。その
動作は、CU−Ｎが出力されると、“L"電圧を出力しルー
プフィルタ５のＣ1を放電させる。また、CD−Ｎが出力
された時には、“H"電圧を出力しループフィルタ５のＣ
1を充電する。この時の電流量は、抵抗Ｒ3,R4で決まる
オペアンプの＋端子電圧、チャージポンプ４の“L"また
は“H"出力電圧、及び、抵抗Ｒ1,R2で決定される。VCO
制御電圧（OPアンプの出力電圧）は、コンデンサＣ1が
充電されると下がり、逆に放電されると上がる。すなわ
ち、位相比較器３のCU−Ｎが出力されるとVCO制御電圧
が上がり、CD−Ｎが出力されるとVCO制御電圧を下が
る。したがって、従来技術と制御方向が同じになるの
で、水平同期信号２との同期過程が成立する。
ループフィルタ５をアクティブ形フィルタにすると、
ロックレンジは理論的に無限大となり、従来に比べて同
じVCOを使っても広帯域になる。しかし、実際にはOPア
ンプの最小、最大の出力電圧によってロックレンジは、
左右されるが、ラグリード形ループフィルタよりは、は
るかにロックレンジを広くとれる。
ロックレンジは理論的に無限大となり、従来に比べて同
じVCOを使っても広帯域になる。しかし、実際にはOPア
ンプの最小、最大の出力電圧によってロックレンジは、
左右されるが、ラグリード形ループフィルタよりは、は
るかにロックレンジを広くとれる。
次に、VCO6の安定性について説明する。トランジスタ
TR1の発振波形は、バリキャップCD1、CD2全体に加わ
り、直流のVCO制御電圧に発振波形が重畳される。この
ため、VCO6の発振波形は周波数変調がかかりVCO6の安定
性がそこなわれていた。そこで、バリキャップCD1、CD2
を直列接続することでバリキャップ単体に加わる発振電
圧を半分にし、周波数変調量を軽減し、VCO6の発振波形
を安定化した。また、トランジスタTR1の接地形式をエ
ミッタフォロアとして、共振回路から見た入力インピー
ダンスを上げ、その影響度を軽減した。
TR1の発振波形は、バリキャップCD1、CD2全体に加わ
り、直流のVCO制御電圧に発振波形が重畳される。この
ため、VCO6の発振波形は周波数変調がかかりVCO6の安定
性がそこなわれていた。そこで、バリキャップCD1、CD2
を直列接続することでバリキャップ単体に加わる発振電
圧を半分にし、周波数変調量を軽減し、VCO6の発振波形
を安定化した。また、トランジスタTR1の接地形式をエ
ミッタフォロアとして、共振回路から見た入力インピー
ダンスを上げ、その影響度を軽減した。
FETで構成する場合には、ドレイン接地とする。
本実施例では、バリキャップを直列接続にして、それ
に加わる発振電圧を低下させたが、VCO6の電源電圧の低
下、又は、結合コンデンサＣ61やＣ62を小さくすること
でも同様の効果がある。これにより、１個のバリキャッ
プでも周波数変調量を軽減できることはいうまでもな
い。
に加わる発振電圧を低下させたが、VCO6の電源電圧の低
下、又は、結合コンデンサＣ61やＣ62を小さくすること
でも同様の効果がある。これにより、１個のバリキャッ
プでも周波数変調量を軽減できることはいうまでもな
い。
次に、本発明の第２の実施例を第２図を用いて説明す
る。図中、第１図と同じものには同一番号を付した。第
２図は、第１図に対して、それぞれ発振周波数範囲の異
なるVCO6、11及び、波形整形７、12を、２系統設け入力
されるパソコンのドットクロック周波数によって選択す
ることで、より、広帯域なドットクロック再生装置を提
供する。例えば、各々の発振周波数がVCO6を13〜15MH
z、VCO11を21〜24MHzまで発振可能であるとする。入力
されるパソコンの解像度が640×200ドット程度のもので
は、ドットクロック周波数が14MHz程度であるため周波
数選択信号14＝“L"にして、VCO6、及び波形整形７を選
択する。セレクタ13は、VCO6の発振出力を再生ドットク
ロック８に出力しドットクロックを再生する。この時、
インバータ15を通した発振許可信号Rn2は、周波数選択
信号14＝“L"であるから“H"となる。第６図に示すトラ
ンジスタTR2、ダイオードＤ1、抵抗Ｒ6をVCO6、11に付
加する。これにより、発振許可信号En2＝“H"の時、ト
ランジスタTR2が飽和し、さらに、トランジスタTR1がカ
ットオフするので、VCO11は発振を停止する。
る。図中、第１図と同じものには同一番号を付した。第
２図は、第１図に対して、それぞれ発振周波数範囲の異
なるVCO6、11及び、波形整形７、12を、２系統設け入力
されるパソコンのドットクロック周波数によって選択す
ることで、より、広帯域なドットクロック再生装置を提
供する。例えば、各々の発振周波数がVCO6を13〜15MH
z、VCO11を21〜24MHzまで発振可能であるとする。入力
されるパソコンの解像度が640×200ドット程度のもので
は、ドットクロック周波数が14MHz程度であるため周波
数選択信号14＝“L"にして、VCO6、及び波形整形７を選
択する。セレクタ13は、VCO6の発振出力を再生ドットク
ロック８に出力しドットクロックを再生する。この時、
インバータ15を通した発振許可信号Rn2は、周波数選択
信号14＝“L"であるから“H"となる。第６図に示すトラ
ンジスタTR2、ダイオードＤ1、抵抗Ｒ6をVCO6、11に付
加する。これにより、発振許可信号En2＝“H"の時、ト
ランジスタTR2が飽和し、さらに、トランジスタTR1がカ
ットオフするので、VCO11は発振を停止する。
次に、パソコンの解像度が640×400ドット程度ものを
入力した場合、ドットクロック周波数は21MHz程度であ
るため、周波数選択信号14＝“H"として以下、同様の処
理を行う。この時、VCO6とVCO11の発振を排他的に行う
のは、お互いの干渉を防止するためである。先に述べた
ように、VCO制御信号にはVCO発振波形が重畳されるの
で、双方のVCO間で周波数変調をかけあうので、より安
定な発振が行われる。よって、上記排他制御によりVCO
単体の安定性、すなわち、ドットクロック再生の安定性
を実現する。
入力した場合、ドットクロック周波数は21MHz程度であ
るため、周波数選択信号14＝“H"として以下、同様の処
理を行う。この時、VCO6とVCO11の発振を排他的に行う
のは、お互いの干渉を防止するためである。先に述べた
ように、VCO制御信号にはVCO発振波形が重畳されるの
で、双方のVCO間で周波数変調をかけあうので、より安
定な発振が行われる。よって、上記排他制御によりVCO
単体の安定性、すなわち、ドットクロック再生の安定性
を実現する。
本実施例では、２つのVCO、波形整形回路を設けるこ
とで、ドットクロック再生の広帯域化を実現したが、VC
Oのコイルをリレー等の切換え回路で選択しても良い。
この場合、VCOは必ずしも２つ用意しなくても良い。ま
た、波形整形回路を共通に使用しても同様の効果がある
ことはいうまでもない。また、単に、２系統のVCO、波
形整形だけでなく、複数のVCOを設けても実現手段は基
本的に同一である。
とで、ドットクロック再生の広帯域化を実現したが、VC
Oのコイルをリレー等の切換え回路で選択しても良い。
この場合、VCOは必ずしも２つ用意しなくても良い。ま
た、波形整形回路を共通に使用しても同様の効果がある
ことはいうまでもない。また、単に、２系統のVCO、波
形整形だけでなく、複数のVCOを設けても実現手段は基
本的に同一である。
以上述べた実施例では、水平同期信号を基準として、
ドットクロックを再生したが、垂直同期信号を基準にし
ても、ドットクロックを再生できる。本実施例によれ
ば、ドットクロック再生回路の低ジッタ化、広帯域化が
実現できる。その安定性は、実測の結果、ジッタ量10ns
以下であり、ドットクロック周波数25MHz程度までのパ
ソコンは、十分、表示データを取り込める。
ドットクロックを再生したが、垂直同期信号を基準にし
ても、ドットクロックを再生できる。本実施例によれ
ば、ドットクロック再生回路の低ジッタ化、広帯域化が
実現できる。その安定性は、実測の結果、ジッタ量10ns
以下であり、ドットクロック周波数25MHz程度までのパ
ソコンは、十分、表示データを取り込める。
さらに、より、高周波なドットクロック周波数を再生
する場合、そのジッタ量をさらに小さくする必要があ
る。これを実現する回路の一実施例は、第７図に示すよ
うに、基本的に第１図と同じであるが、VCO6のバリキャ
ップに電圧対容量変化比の小さなものを使用し、再生で
きるドットクロック周波数範囲を狭くした。これによ
り、広帯域化は実現できないものの、高周波ドットクロ
ックには必要不可欠な高安定なドットクロックを再生す
る。実測の結果、ドットクロック周波数50MHzにて、ジ
ッタ量4nsを得た ［効果］ 本発明によれば、アクティブループフィルタ用のOPア
ンプが、必要になるものの、広帯域化が図れる。また、
高安定なドットクロック再生に不可欠なVCOの安定性が
バリキャップの追加、または接地形式の変更で容易に実
現できる。特に、水晶発振器を基準に送られてくる表示
データを取り込むドットクロックの再生には、低ジッタ
化が必須となるので、本用途には十分実用になる。
する場合、そのジッタ量をさらに小さくする必要があ
る。これを実現する回路の一実施例は、第７図に示すよ
うに、基本的に第１図と同じであるが、VCO6のバリキャ
ップに電圧対容量変化比の小さなものを使用し、再生で
きるドットクロック周波数範囲を狭くした。これによ
り、広帯域化は実現できないものの、高周波ドットクロ
ックには必要不可欠な高安定なドットクロックを再生す
る。実測の結果、ドットクロック周波数50MHzにて、ジ
ッタ量4nsを得た ［効果］ 本発明によれば、アクティブループフィルタ用のOPア
ンプが、必要になるものの、広帯域化が図れる。また、
高安定なドットクロック再生に不可欠なVCOの安定性が
バリキャップの追加、または接地形式の変更で容易に実
現できる。特に、水晶発振器を基準に送られてくる表示
データを取り込むドットクロックの再生には、低ジッタ
化が必須となるので、本用途には十分実用になる。
また、複数のVCOを設けることによるお互いの干渉
を、わずかな部品の追加で防止でき、低ジッタなドット
クロック再生が実現できる。
を、わずかな部品の追加で防止でき、低ジッタなドット
クロック再生が実現できる。
また、本発明の表示システムによれば、情報処理装置
から周波数選択信号を送出し、液晶表示装置はそれに応
じて複数のVCOから一つを選択することで、幅広いドッ
トクロック周波数に速やかに対応できるという効果があ
る。
から周波数選択信号を送出し、液晶表示装置はそれに応
じて複数のVCOから一つを選択することで、幅広いドッ
トクロック周波数に速やかに対応できるという効果があ
る。
第１図は、本発明の第１の実施例の回路図、第２図は、
本発明の第２の実施例の構成図、第３図は、従来の構成
図、第４図は、従来のPLL回路図、第５図は、位相比較
器の動作を示す動作図、第６図は、VCOの発振停止回路
の一実施例の回路図、第７図は、高安定なドットクロッ
ク再生回路の回路図である。 １……VL1、２……水平同期信号、３……位相比較器、
４……チャージポンプ、５……ループフィルタ、６……
VCO、７……波形整形、８……再生ドットクロック、９
……分周器、10……再生水平同期信号、11……VCO、12
……波形整形、13……セレクタ、14……周波数選択信
号、15……インバータ、16……パーソナルコンピュー
タ、21……液晶表示装置。
本発明の第２の実施例の構成図、第３図は、従来の構成
図、第４図は、従来のPLL回路図、第５図は、位相比較
器の動作を示す動作図、第６図は、VCOの発振停止回路
の一実施例の回路図、第７図は、高安定なドットクロッ
ク再生回路の回路図である。 １……VL1、２……水平同期信号、３……位相比較器、
４……チャージポンプ、５……ループフィルタ、６……
VCO、７……波形整形、８……再生ドットクロック、９
……分周器、10……再生水平同期信号、11……VCO、12
……波形整形、13……セレクタ、14……周波数選択信
号、15……インバータ、16……パーソナルコンピュー
タ、21……液晶表示装置。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 片山 国弘 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所マイクロエレクトロ ニクス機器開発研究所内 (72)発明者 恒川 悟 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (56)参考文献 特開 昭62−92995（ＪＰ，Ａ) 特開 昭63−218997（ＪＰ，Ａ) 特開 昭59−36428（ＪＰ，Ａ) 特開 昭55−83344（ＪＰ，Ａ)
Claims (1)
- 【請求項１】CRT用表示データとCRT用水平同期信号とを
生成する情報処理装置と、 位相ロックドループを備え、前記CRT用水平同期信号を
用いて、クロックを再生し、前記再生クロックを用いて
前記CRT用表示データをフレームメモリに書き込み、前
記再生クロックとは異なる周波数のクロックで読み出し
て液晶に表示する液晶表示装置とからなる表示システム
において、 前記情報処理装置は、前記CRT用表示データのドットク
ロックに応じた周波数選択信号を送出し、 前記位相ロックドループは、複数のVCOと、前記情報処
理装置から入力される前記周波数選択信号に応じて前記
複数のVCOのうち一つを選択し、かつ、他のVCOを発振停
止する選択回路とを備え、 前記周波数選択信号に応じて、前記複数のVCOから、前
記CRT用表示データに適した一つのVCOを選択、動作させ
ることを特徴とする表示システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63006874A JP2749044B2 (ja) | 1988-01-18 | 1988-01-18 | 表示システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63006874A JP2749044B2 (ja) | 1988-01-18 | 1988-01-18 | 表示システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01183688A JPH01183688A (ja) | 1989-07-21 |
| JP2749044B2 true JP2749044B2 (ja) | 1998-05-13 |
Family
ID=11650372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63006874A Expired - Lifetime JP2749044B2 (ja) | 1988-01-18 | 1988-01-18 | 表示システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2749044B2 (ja) |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54133054A (en) * | 1978-04-07 | 1979-10-16 | Yaesu Musen Kk | Voc circuit obtaining large frequency change range with small frequency variation rate |
| JPS5583344A (en) * | 1978-12-20 | 1980-06-23 | Toshiba Corp | Signal change-over circuit |
| JPS55154804A (en) * | 1979-05-22 | 1980-12-02 | Fujitsu Ltd | Voltage control type oscillator |
| JPS58107703A (ja) * | 1981-12-21 | 1983-06-27 | Matsushita Electric Ind Co Ltd | 電圧制御発振器 |
| JPS58144927U (ja) * | 1982-03-20 | 1983-09-29 | 株式会社富士通ゼネラル | Ｐｌｌ回路 |
| JPS5936428A (ja) * | 1982-08-24 | 1984-02-28 | Nec Corp | 位相同期装置 |
| JPS61205022A (ja) * | 1985-03-08 | 1986-09-11 | Mitsubishi Electric Corp | 位相同期回路 |
| JPS6226606A (ja) * | 1985-07-26 | 1987-02-04 | Sony Corp | 記録方法 |
-
1988
- 1988-01-18 JP JP63006874A patent/JP2749044B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01183688A (ja) | 1989-07-21 |
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