CN108471309A - 一种用于锁相环的锁定检测电路 - Google Patents

Abstract

本发明涉及一种用于锁相环的锁定检测电路，所述锁相环包括输入分频器以及反馈分频器，所述锁定检测电路包括：两个输入缓冲器、三个数字锁定检测模块以及一多数表决器，其中，一个所述输入缓冲器接收由所述输入分频器提供的参考信号，并同时向三个所述数字锁定检测模块提供参考缓冲信号；另一个所述输入缓冲器接收由所述反馈分频器提供的反馈信号，并同时向三个所述数字锁定检测模块提供反馈缓冲信号；每个所述数字锁定检测模块将所述参考缓冲信号与反馈缓冲信号进行比较；所述多数表决器根据三个所述数字锁定检测模块的输出信号产生锁定检测信号。本发明具有灵活性强、抗单粒子效应等优点。

Description

一种用于锁相环的锁定检测电路

技术领域

本发明涉及一种高可靠集成电路，尤其涉及一种用于锁相环的锁定检测电路。

背景技术

锁相环电路是一个自动相位控制系统，其通过相位负反馈环路使振荡器输出信号跟踪参考输入信号，而获得低抖动的输出信号。1932年，Bellescize便利用真空电子管首次实现了锁相环，受制于成本和技术的复杂性，锁相环早期主要应用于空间技术领域，如：导弹信标跟踪、卫星通信等。直至锁相环实现了集成化，其在电子与通信系统中才得以广泛运用。如今，锁相环被喻为电子系统中的“心脏”，广泛应用于各类时钟系统，包括频率合成器、时钟数据恢复和微处理器的时钟发生器等方面，已成为航天电子设备中的关键模块。

然而，工作在辐射环境下的锁相环电路对单粒子效应非常敏感，研究表明单粒子效应会导致锁相环的输出时钟信号出现失真，产生相位或者是频率偏差，严重时导致锁相环失去锁定。因此，锁相环的锁定检测信号常用于衡量其抗单粒子性能，失锁次数也成为高可靠锁相环的关键指标。

图1所示，电荷泵型锁相环电路主要包括：输入分频器2、鉴频鉴相器3、电荷泵4、环路滤波器5、压控振荡器6、输出分频器7和反馈分频器8；其基本工作原理是：鉴频鉴相器3比较输入分频器2的输出信号REF_in与反馈分频器8的输出信号DIV_in，并把这两个信号REF_in、DIV_in的相位差转换为电信号，作用在电荷泵4的开关，通过电荷泵4对环路滤波器5充电或放电，改变调节电压，从而控制压控振荡器6的工作频率，当信号REF_in与信号DIV_in的相位差较小且保持恒定时，则认为锁相环处于锁定状态。

因此，可以通过图1中的锁定检测电路1比较参考信号REF_in与反馈信号DIV_in的相位和频率，来判定锁相环是否处于锁定状态，从而输出锁定检测信号LD，该信号LD即为判定锁相环是否锁定的标志。

然而，当锁定检测电路受到单粒子轰击时，可能会使锁定检测信号发生跳变，即，锁定检测信号受到单粒子效应的影响而输出失锁信号，从而造成误判断。因此，为了避免环路失锁误判断的问题，对锁定检测电路进行抗单粒子加固具有重要的意义。

发明内容

为了解决上述现有技术存在的问题，本发明旨在提供一种用于锁相环的锁定检测电路，以实现抗单粒子加固，防止对锁相环失锁的误判断。

本发明所述的一种用于锁相环的锁定检测电路，所述锁相环包括输入分频器以及反馈分频器，所述锁定检测电路包括：两个输入缓冲器、三个数字锁定检测模块以及一多数表决器，其中，

一个所述输入缓冲器接收由所述输入分频器提供的参考信号，并同时向三个所述数字锁定检测模块提供参考缓冲信号；

另一个所述输入缓冲器接收由所述反馈分频器提供的反馈信号，并同时向三个所述数字锁定检测模块提供反馈缓冲信号；

每个所述数字锁定检测模块将所述参考缓冲信号与反馈缓冲信号进行比较；

所述多数表决器根据三个所述数字锁定检测模块的输出信号产生锁定检测信号。

在上述的用于锁相环的锁定检测电路中，所述数字锁定检测模块包括：一相位检测单元以及一频率检测单元，其中，所述相位检测单元接收所述参考缓冲信号与反馈缓冲信号，并向所述频率检测单元提供一相位检测信号；所述频率检测单元接收所述参考缓冲信号与反馈缓冲信号，并根据所述相位检测信号，输出频率检测信号。

在上述的用于锁相环的锁定检测电路中，所述相位检测单元具体包括：第一可调延迟子单元、第二可调延迟子单元、第一D触发器、第二D触发器以及第一与门，其中：

所述第一可调延迟子单元的输入端接收所述参考缓冲信号，其输出端与所述第一D触发器的D端连接；

所述第二可调延迟子单元的输入端接收所述反馈缓冲信号，其输出端与所述第二D触发器的D端连接；

所述第一D触发器的时钟输入端接收所述反馈缓冲信号，其Q端与所述第一与门的一个输入端连接，其复位端接收外部输入的第一复位信号；

所述第二D触发器的时钟输入端接收所述参考缓冲信号，其Q端与所述第一与门的另一个输入端连接，其复位端接收所述第一复位信号；

所述第一与门的输出端产生所述相位检测信号。

在上述的用于锁相环的锁定检测电路中，所述频率检测单元包括：第二与门、第一异步计数器、第二异步计数器、计数比较及复位子单元以及第三D触发器，其中：

所述第二与门的一个输入端接收外部输入的第一复位信号，另一个输入端接收所述相位检测信号，其输出端产生第二复位信号；

所述第一异步计数器的时钟输入端接收所述参考缓冲信号，其复位端接收第三复位信号，其向所述计数比较及复位子单元提供n路第一计数信号；

所述第二异步计数器的时钟输入端接收所述反馈缓冲信号，其复位端接收所述第二复位信号，其向所述计数比较及复位子单元提供n路第二计数信号；

所述计数比较及复位子单元的复位端接收所述第二复位信号，其分别向所述第一异步计数器提供所述第三复位信号，向所述第三D触发器的D端提供第一比较信号，以及向所述第三D触发器的时钟输入端提供第二比较信号；

所述第三D触发器的复位端接收所述第二复位信号，其Q端产生所述频率检测信号。

在上述的用于锁相环的锁定检测电路中，所述第一异步计数器和第二异步计数器均为n位异步计数器，该n位异步计数器包括：n个依次连接的第四D触发器，其中：

第一个所述第四D触发器1220的时钟输入端接收时钟信号，其余各个所述第四D触发器的时钟输入端分别与各自的前一个所述第四D触发器的QN端连接，且每个所述第四D触发器的D端均与各自的QN端连接，每个所述第四D触发器的复位端接收复位信号，该n个所述第四D触发器的Q端输出n路计数信号；

在所述第一异步计数器中，所述时钟信号为所述参考缓冲信号，所述复位信号为所述第三复位信号，所述n路计数信号为所述n路第一计数信号；在第二异步计数器中，所述时钟信号为所述反馈缓冲信号，所述复位信号为所述第二复位信号，所述n路计数信号为所述n路第二计数信号。

在上述的用于锁相环的锁定检测电路中，所述计数比较及复位子单元包括：第三与门、第四与门、或门、第五D触发器、第六D触发器、第七D触发器以及第五与门，其中：

所述第三与门的n个输入端分别接收所述n路第一计数信号，其输出端与所述第五D触发器的D端连接；

所述第四与门的n个输入端分别接收所述n路第二计数信号，其输出端与所述第六D触发器的D端连接；

所述或门的n个输入端分别接收所述n路第二计数信号，其输出端与所述第七D触发器的D端连接；

所述第五D触发器的时钟输入端接收所述参考缓冲信号，其复位端接收所述第二复位信号，其Q端产生所述第一比较信号；

所述第六D触发器的时钟输入端接收所述反馈缓冲信号，其复位端接收所述第二复位信号，其Q端产生所述第二比较信号；

所述第七D触发器的的时钟输入端接收所述反馈缓冲信号，其复位端接收所述第二复位信号，其Q端与所述第五与门的一个输入端连接；

所述第五与门的另一个输入端接收所述第二复位信号，其输出端产生所述第三复位信号。

在上述的用于锁相环的锁定检测电路中，所述多数表决器包括：第一与非门、第二与非门、第三与非门以及第四与非门，其中：

所述第一与非门的两个输入端分别接收第一个所述数字锁定检测模块的输出信号以及第二个所述数字锁定检测模块的输出信号，其输出端与所述第四与非门的第一个输入端连接；

所述第二与非门的两个输入端分别接收第一个所述数字锁定检测模块的输出信号以及第三个所述数字锁定检测模块的输出信号，其输出端与所述第四与非门的第二个输入端连接；

所述第三与非门的两个输入端分别接收第二个所述数字锁定检测模块的输出信号以及第三个所述数字锁定检测模块的输出信号，其输出端与所述第四与非门的第三个输入端连接；

所述第四与非门的输出端产生所述锁定检测信号。

由于采用了上述的技术解决方案，本发明利用三模冗余的方法，即采用三个相同的数字锁定检测模块同时工作，且最后通过多数表决器输出锁定检测信号，从而对锁定检测电路进行加固，具有较强的抗单粒子性能，防止对锁相环失锁的误判断；另外，可根据锁定检测精度的要求，通过灵活调整相位检测电路的延迟单元的延迟时间，改变相位检测的精度，以及通过灵活调整频率检测电路的异步计数器的位数，改变频率检测的精度。因此，本发明具有灵活性强、抗单粒子效应等优点。

附图说明

图1是电荷泵型锁相环电路的结构示意图；

图2是本发明一种用于锁相环的锁定检测电路的结构示意图；

图3是本发明中数字锁定检测模块的结构示意图；

图4是本发明中数字锁定检测模块中相位检测单元的结构示意图；

图5是本发明中数字锁定检测模块中频率检测单元的结构示意图；

图6是本发明中频率检测单元中异步计数器的结构示意图；

图7是本发明中频率检测单元中计数比较及复位子单元的结构示意图；

图8是本发明中多数表决器的结构示意图；

图9是本发明一种用于锁相环的锁定检测电路的仿真结果示意图。

具体实施方式

下面结合附图，给出本发明的较佳实施例，并予以详细描述。

如图1、2所示，本发明，一种用于锁相环的锁定检测电路1，其包括：两个输入缓冲器11、三个冗余的，即结构相同的数字锁定检测模块12以及一个多数表决器13，其中，一个输入缓冲器11接收参考信号REF_in(该参考信号REF_in通过锁相环的输入分频器2根据输入信号CK_in得到)，并同时向三个数字锁定检测模块12提供参考缓冲信号REF；另一个输入缓冲器11接收反馈信号DIV_in(该反馈信号DIV_in通过锁相环的反馈分频器8根据压控振荡器6的输出信号得到)，并同时向三个数字锁定检测模块12提供反馈缓冲信号DIV；数字锁定检测模块12将参考缓冲信号REF与反馈缓冲信号DIV进行比较；多数表决器13根据三个数字锁定检测模块12提供的输出信号产生锁定检测信号LD。

如图3所示，上述数字锁定检测模块12具体包括：相位检测单元121和频率检测单元122，其中，相位检测单元121接收参考缓冲信号REF与反馈缓冲信号DIV，并向频率检测单元122提供相位检测信号LD_P作为其使能信号；频率检测单元122接收参考缓冲信号REF与反馈缓冲信号DIV，并根据相位检测信号LD_P，输出频率检测信号LD_F作为数字锁定检测模块12的输出信号。

如图4所示，上述相位检测单元121具体包括：第一可调延迟子单元1211、第二可调延迟子单元1212、第一D触发器1213、第二D触发器1214以及第一与门1215，其中：

第一可调延迟子单元1211的输入端接收参考缓冲信号REF，其输出端与第一D触发器1213的D端(数据端)连接；

第二可调延迟子单元1212的输入端接收反馈缓冲信号DIV，其输出端与第二D触发器1214的D端连接；

第一D触发器1213的时钟输入端接收反馈缓冲信号DIV，其Q端(输出端)与第一与门1215的一个输入端连接，其复位端接收外部输入的第一复位信号RN；

第二D触发器1214的时钟输入端接收参考缓冲信号REF，其Q端与第一与门1215的另一个输入端连接，其复位端接收第一复位信号RN；

第一与门1215的输出端产生相位检测信号LD_P。

如图5所示，频率检测单元122具体包括：第二与门1221、第一异步计数器1222、第二异步计数器1223、计数比较及复位子单元1224以及第三D触发器1225，其中：

第二与门1221的一个输入端接收第一复位信号RN，另一个输入端接收相位检测信号LD_P，其输出端产生第二复位信号RZ；

第一异步计数器1222的时钟输入端接收参考缓冲信号REF，其复位端接收第三复位信号RST，其向计数比较及复位子单元1224提供n路第一计数信号R<0>、R<1>、R<2>、…、R<n-1>；

第二异步计数器1223的时钟输入端接收反馈缓冲信号DIV，其复位端接收第二复位信号RZ，其向计数比较及复位子单元1224提供n路第二计数信号D<0>、D<1>、D<2>、…、D<n-1>；

计数比较及复位子单元1224的复位端接收第二复位信号RZ，其分别向第一异步计数器1222提供第三复位信号RST，向第三D触发器1225的D端提供第一比较信号RCOM，以及向第三D触发器1225的时钟输入端提供第二比较信号DCOM；

第三D触发器1225的复位端接收第二复位信号RZ，其Q端产生频率检测信号LD_F。

上述第一异步计数器1222、第二异步计数器1223均为n位异步计数器，两者内部结构相同；如图6所示，这种异步计数器具体包括：n个依次连接的第四D触发器1220，其中：

第一个第四D触发器1220的时钟输入端接收时钟信号ckp(在第一异步计数器1222中，时钟信号ckp即为参考缓冲信号REF；在第二异步计数器1223中，时钟信号ckp即为反馈缓冲信号DIV)，其余各个第四D触发器1220的时钟输入端分别与各自的前一个第四D触发器1220的QN端(反向输出端)连接，且每个第四D触发器1220的D端均与各自的QN端连接，每个第四D触发器1220的复位端接收复位信号reset(在第一异步计数器1222中，复位信号reset即为第三复位信号RST；在第二异步计数器1223中，复位信号reset即为第二复位信号RZ)，该n个第四D触发器1220的Q端输出n路计数信号a<0>、a<1>、a<2>、…、a<n-1>(在第一异步计数器1222中，n路计数信号a<0>、a<1>、a<2>、…、a<n-1>即为n路第一计数信号R<0>、R<1>、R<2>、…、R<n-1>；在第二异步计数器1223中，n路计数信号a<0>、a<1>、a<2>、…、a<n-1>即为n路第二计数信号D<0>、D<1>、D<2>、…、D<n-1>)。

如图7所示，上述计数比较及复位子单元1224具体包括：第三与门12241、第四与门12242、或门12243、第五D触发器12244、第六D触发器12245、第七D触发器12246以及第五与门12247，其中：

第三与门12241的n个输入端分别接收n路第一计数信号R<0>、R<1>、R<2>、…、R<n-1>，其输出端与第五D触发器12244的D端连接；

第四与门12242的n个输入端分别接收n路第二计数信号D<0>、D<1>、D<2>、…、D<n-1>，其输出端与第六D触发器12245的D端连接；

或门12243的n个输入端分别接收n路第二计数信号D<0>、D<1>、D<2>、…、D<n-1>，其输出端与第七D触发器12246的D端连接；

第五D触发器12244的时钟输入端接收参考缓冲信号REF，其复位端接收第二复位信号RZ，其Q端产生第一比较信号RCOM；

第六D触发器12245的时钟输入端接收反馈缓冲信号DIV，其复位端接收第二复位信号RZ，其Q端产生第二比较信号DCOM；

第七D触发器12246的的时钟输入端接收反馈缓冲信号DIV，其复位端接收第二复位信号RZ，其Q端与第五与门12247的一个输入端连接；

第五与门12247的另一个输入端接收第二复位信号RZ，其输出端产生第三复位信号RST。

如图8所示，上述多数表决器13具体包括：第一与非门131、第二与非门132、第三与非门133以及第四与非门134，其中：

第一与非门131的两个输入端分别接收第一个数字锁定检测模块12的输出信号A以及第二个数字锁定检测模块12的输出信号B，其输出端与第四与非门134的第一个输入端连接；

第二与非门132的两个输入端分别接收第一个数字锁定检测模块12的输出信号A以及第三个数字锁定检测模块12的输出信号C，其输出端与第四与非门134的第二个输入端连接；

第三与非门133的两个输入端分别接收第二个数字锁定检测模块12的输出信号B以及第三个数字锁定检测模块12的输出信号C，其输出端与第四与非门134的第三个输入端连接；

第四与非门134的输出端产生锁定检测信号LD。

为了清晰表明本发明提出的锁定检测电路的有益效果，对本发明的电路进行仿真，其具体时序结果如图9所示：当锁相环开始工作时，参考缓冲信号REF和反馈缓冲信号DIV的相位差和频率差减小到一定设计阈值时，锁相环处于锁定状态，相位检测信号LD_P由低电平变为高电平，频率检测信号LD_F也由低电平变为高电平，这时当单粒子入射到锁定检测电路时，锁相环内部未受单粒子效应影响而失锁，此时锁定检测信号仍然保持为高电平；另外，图9中Vtune表示锁相环中压控振荡器(如图1中压控振荡器6)的输入电压，常用于表征环路的稳定性。

以上所述的，仅为本发明的较佳实施例，并非用以限定本发明的范围，本发明的上述实施例还可以做出各种变化。凡是依据本发明申请的权利要求书及说明书内容所作的简单、等效变化与修饰，皆落入本发明专利的权利要求保护范围。本发明未详尽描述的均为常规技术内容。

Claims (7)

1.一种用于锁相环的锁定检测电路，所述锁相环包括输入分频器以及反馈分频器，其特征在于，所述锁定检测电路包括：两个输入缓冲器、三个数字锁定检测模块以及一多数表决器，其中，

一个所述输入缓冲器接收由所述输入分频器提供的参考信号，并同时向三个所述数字锁定检测模块提供参考缓冲信号；

另一个所述输入缓冲器接收由所述反馈分频器提供的反馈信号，并同时向三个所述数字锁定检测模块提供反馈缓冲信号；

每个所述数字锁定检测模块将所述参考缓冲信号与反馈缓冲信号进行比较；

所述多数表决器根据三个所述数字锁定检测模块的输出信号产生锁定检测信号。

2.根据权利要求1所述的用于锁相环的锁定检测电路，其特征在于，所述数字锁定检测模块包括：一相位检测单元以及一频率检测单元，其中，所述相位检测单元接收所述参考缓冲信号与反馈缓冲信号，并向所述频率检测单元提供一相位检测信号；所述频率检测单元接收所述参考缓冲信号与反馈缓冲信号，并根据所述相位检测信号，输出频率检测信号。

3.根据权利要求2所述的用于锁相环的锁定检测电路，其特征在于，所述相位检测单元具体包括：第一可调延迟子单元、第二可调延迟子单元、第一D触发器、第二D触发器以及第一与门，其中：

所述第一可调延迟子单元的输入端接收所述参考缓冲信号，其输出端与所述第一D触发器的D端连接；

所述第二可调延迟子单元的输入端接收所述反馈缓冲信号，其输出端与所述第二D触发器的D端连接；

所述第一D触发器的时钟输入端接收所述反馈缓冲信号，其Q端与所述第一与门的一个输入端连接，其复位端接收外部输入的第一复位信号；

所述第二D触发器的时钟输入端接收所述参考缓冲信号，其Q端与所述第一与门的另一个输入端连接，其复位端接收所述第一复位信号；

所述第一与门的输出端产生所述相位检测信号。

4.根据权利要求2所述的用于锁相环的锁定检测电路，其特征在于，所述频率检测单元包括：第二与门、第一异步计数器、第二异步计数器、计数比较及复位子单元以及第三D触发器，其中：

所述第二与门的一个输入端接收外部输入的第一复位信号，另一个输入端接收所述相位检测信号，其输出端产生第二复位信号；

所述第一异步计数器的时钟输入端接收所述参考缓冲信号，其复位端接收第三复位信号，其向所述计数比较及复位子单元提供n路第一计数信号；

所述第二异步计数器的时钟输入端接收所述反馈缓冲信号，其复位端接收所述第二复位信号，其向所述计数比较及复位子单元提供n路第二计数信号；

所述计数比较及复位子单元的复位端接收所述第二复位信号，其分别向所述第一异步计数器提供所述第三复位信号，向所述第三D触发器的D端提供第一比较信号，以及向所述第三D触发器的时钟输入端提供第二比较信号；

所述第三D触发器的复位端接收所述第二复位信号，其Q端产生所述频率检测信号。

5.根据权利要求4所述的用于锁相环的锁定检测电路，其特征在于，所述第一异步计数器和第二异步计数器均为n位异步计数器，该n位异步计数器包括：n个依次连接的第四D触发器，其中：

第一个所述第四D触发器1220的时钟输入端接收时钟信号，其余各个所述第四D触发器的时钟输入端分别与各自的前一个所述第四D触发器的QN端连接，且每个所述第四D触发器的D端均与各自的QN端连接，每个所述第四D触发器的复位端接收复位信号，该n个所述第四D触发器的Q端输出n路计数信号；

在所述第一异步计数器中，所述时钟信号为所述参考缓冲信号，所述复位信号为所述第三复位信号，所述n路计数信号为所述n路第一计数信号；在第二异步计数器中，所述时钟信号为所述反馈缓冲信号，所述复位信号为所述第二复位信号，所述n路计数信号为所述n路第二计数信号。

6.根据权利要求4所述的用于锁相环的锁定检测电路，其特征在于，所述计数比较及复位子单元包括：第三与门、第四与门、或门、第五D触发器、第六D触发器、第七D触发器以及第五与门，其中：

所述第三与门的n个输入端分别接收所述n路第一计数信号，其输出端与所述第五D触发器的D端连接；

所述第四与门的n个输入端分别接收所述n路第二计数信号，其输出端与所述第六D触发器的D端连接；

所述或门的n个输入端分别接收所述n路第二计数信号，其输出端与所述第七D触发器的D端连接；

所述第五D触发器的时钟输入端接收所述参考缓冲信号，其复位端接收所述第二复位信号，其Q端产生所述第一比较信号；

所述第六D触发器的时钟输入端接收所述反馈缓冲信号，其复位端接收所述第二复位信号，其Q端产生所述第二比较信号；

所述第七D触发器的的时钟输入端接收所述反馈缓冲信号，其复位端接收所述第二复位信号，其Q端与所述第五与门的一个输入端连接；

所述第五与门的另一个输入端接收所述第二复位信号，其输出端产生所述第三复位信号。

7.根据权利要求1所述的用于锁相环的锁定检测电路，其特征在于，所述多数表决器包括：第一与非门、第二与非门、第三与非门以及第四与非门，其中：

所述第一与非门的两个输入端分别接收第一个所述数字锁定检测模块的输出信号以及第二个所述数字锁定检测模块的输出信号，其输出端与所述第四与非门的第一个输入端连接；

所述第二与非门的两个输入端分别接收第一个所述数字锁定检测模块的输出信号以及第三个所述数字锁定检测模块的输出信号，其输出端与所述第四与非门的第二个输入端连接；

所述第三与非门的两个输入端分别接收第二个所述数字锁定检测模块的输出信号以及第三个所述数字锁定检测模块的输出信号，其输出端与所述第四与非门的第三个输入端连接；

所述第四与非门的输出端产生所述锁定检测信号。