CN114696822A - 相位调谐装置 - Google Patents

Abstract

本发明公开了一种相位调谐装置。所述相位调谐装置包括：调谐单元，所述调谐单元包括延迟锁相环；所述延迟锁相环包括由多级相位延迟模块组成的相位延迟链、由至少一级相位延迟模块组成的相位精度检测链、相位锁定控制模块及目标时钟相位延迟控制模块；所述相位锁定控制模块被配置为控制所述相位延迟链中相位延迟模块使能的级数，并根据所述相位延迟链输入端输入的参考时钟、所述相位延迟链输出端的输出信号以及所述相位精度检测链的输出信号确定所述参考时钟的相位是否锁定并确定所述参考时钟延迟一个周期所需的相位延迟模块的整周期级数；所述参考时钟与所述目标时钟频率相同。本发明实施例能够提高相位锁定的精度和寻找锁定点的速度。

Description

相位调谐装置

技术领域

本发明实施例涉及相位调谐技术，尤其涉及一种相位调谐装置。

背景技术

数字电路的中高速接口数据传输通常由时钟和数据线组成，由于频率较高，为满足采样数据所必须的建立保持时间，通常无法使用时钟直接对数据进行采样，需要对时钟以及控制信号的相位进行调整后才可以使用。现有技术方案主要采用特定数量的延迟单元对时钟或数据进行延迟，然而，采用特定数量的延迟单元会存在如下的问题和风险：

(1)由于延迟单元所产生的延迟会受外界环境变化的影响，当外界温度等因素变化时，很容易偏离最佳采样点，从而可能导致错误产生；

(2)延迟单元的数量一般会根据频率设定，这样寻找到的采样相位精度不高；

(3)在高速的多媒体卡或是EMMC卡的使用场景中，软件选择完相位后一般需要使用命令检查选择的相位和相邻的部分是否正确，以确定采样窗合理，并且在数据传输过程中需要重复这一动作，使得数据传输速率降低，如在高清摄像等应用中可能达不到速率要求，从而产生丢帧情况。

发明内容

本发明提供一种相位调谐装置，以提高相位锁定的精度和寻找锁定点的速度。

本发明实施例提供了一种相位调谐装置，所述相位调谐装置包括：

调谐单元，所述调谐单元包括延迟锁相环；

所述延迟锁相环包括由多级相位延迟模块组成的相位延迟链、由至少一级相位延迟模块组成的相位精度检测链、相位锁定控制模块及目标时钟相位延迟控制模块；所述相位延迟链的输出端与所述相位精度检测链的输入端电连接；

所述相位延迟模块被配置为对输入的信号进行相位延迟；

所述相位锁定控制模块被配置为控制所述相位延迟链中相位延迟模块使能的级数，并根据所述相位延迟链输入端输入的参考时钟、所述相位延迟链输出端的输出信号以及所述相位精度检测链的输出信号确定所述参考时钟的相位是否锁定并确定所述参考时钟延迟一个周期所需的相位延迟模块的整周期级数；

所述目标时钟相位延迟控制模块被配置为根据目标时钟的目标延迟相位及所述整周期级数确定所述目标时钟延迟所述目标延迟相位所需的相位延迟模块的级数；所述参考时钟与所述目标时钟频率相同。

可选地，所述相位延迟模块包括第一输入端、第二输入端、控制端、第一输出端及第二输出端；所述相位延迟模块被配置为根据其控制端的控制信号控制其输入端与输出端之间的导通状态；

在所述相位延迟链中，第一级相位延迟模块的第一输入端作为所述相位延迟链的输入端，第一级相位延迟模块的输出端作为所述相位延迟链的输出端；第N级相位延迟模块的第一输入端与第N-1级相位延迟模块的第二输出端电连接，第N级相位延迟模块的第二输入端与第N+1级相位延迟模块的第一输出端电连接，第N级相位延迟模块的第一输出端与第N-1级相位延迟模块的第二输入端电连接，第N级相位延迟模块第二输出端与第N+1级相位延迟模块的第一输入端电连接；N为大于1的整数；和/或，

所述相位精度检测链由多级相位延迟模块组成，在所述相位精度检测链中，第一级相位延迟模块的第一输入端作为所述相位精度检测链的输入端，第一级相位延迟模块的输出端作为所述相位精度检测链的输出端；第N级相位延迟模块的第一输入端与第N-1级相位延迟模块的第二输出端电连接，第N级相位延迟模块的第二输入端与第N+1级相位延迟模块的第一输出端电连接，第N级相位延迟模块的第一输出端与第N-1级相位延迟模块的第二输入端电连接，第N级相位延迟模块第二输出端与第N+1级相位延迟模块的第一输入端电连接。

可选地，在所述相位延迟链中，所述多级相位延迟模块为S型排布；和/或，

所述相位精度检测链包括多级相位延迟模块，在所述相位精度检测链中，所述多级相位延迟模块为S型排布。

可选地，所述相位锁定控制模块包括第一D触发器和第二D触发器，所述第一D触发器的时钟端及所述第二D触发器的时钟端用于接入所述参考时钟，所述第一D触发器的输入端与所述相位延迟链的输出端电连接，所述第二D触发器的输入端与所述相位精度检测链的输出端电连接；所述相位锁定控制模块根据所述第一D触发器的输出信号及所述第二D触发器的输出信号确定所述整周期级数。

可选地，所述相位锁定控制模块还包括：

选通控制模块，所述选通控制模块的多个输出端与所述相位延迟链中多级相位延迟模块的控制端一一对应电连接，所述选通控制模块的输入端与所述相位延迟链的输出端及所述相位精度检测链的输出端电连接；

所述选通控制模块用于根据所述相位延迟链输出端的输出信号以及所述相位精度检测链的输出信号调整其输出端的信号，以调整所述相位延迟链中使能的相位延迟模块的级数。

可选地，所述选通控制模块还用于输入相位延迟链中相位延迟模块的初始使能级数及级数调整步长值，所述选通控制模块用于根据所述初始使能级数、所述级数调整步长值、所述相位延迟链输出端的输出信号以及所述相位精度检测链的输出信号调整其输出端的信号，以调整所述相位延迟链中使能的相位延迟模块的级数。

可选地，所述相位调谐装置还包括：

控制单元，所述控制单元用于配置所述初始使能级数、所述级数调整步长值、所述目标延迟相位及所述相位精度检测链中使能的相位延迟模块的级数。

可选地，所述调谐单元还包括：

第一锁定状态机，所述第一锁定状态机被配置具有IDLE状态、INLOCK状态、STABLE状态及RELOCK状态四种状态；

所述IDLE状态为所述相位调谐装置上电后的初始状态，且在任何状态下若所述相位调谐装置停止工作均转换为IDLE状态；

所述INLOCK状态为所述延迟锁相环锁定所述参考时钟延迟一个周期所需的相位延迟模块的整周期级数的过程中状态，且若锁定完成则切换为STABLE状态；

所述STABLE状态为所述相位调谐装置稳定工作的状态，若失锁则转换为RELOCK状态；

所述RELOCK状态为所述相位调谐装置在所述STABLE状态检测到失锁后的状态，若重新锁定则切换为STABLE状态。

可选地，所述延迟锁相环还包括：

第二锁定状态机，所述第二锁定状态机被配置为具有IDLE状态、LOCK状态及STABLE状态三种状态；

所述IDLE状态为所述相位调谐装置上电后的初始状态，且在任何状态下若所述相位调谐装置停止工作均转换为IDLE状态；

所述LOCK状态为所述延迟锁相环锁定所述参考时钟延迟一个周期所需的相位延迟模块的整周期级数的过程中状态，若锁定完成则切换为STABLE状态；

所述STABLE状态为所述相位调谐装置稳定工作的状态，若失锁则切换为LOCK状态。

可选地，所述调谐单元还包括：

中断处理模块，所述中断处理模块用于根据锁定状态机的状态产生中断信号。

本发明实施例的技术方案，采用的相位调谐装置包括：调谐单元，调谐单元包括延迟锁相环；延迟锁相环包括由多级相位延迟模块组成的相位延迟链、由至少一级相位延迟模块组成的相位精度检测链、相位锁定控制模块及目标时钟相位延迟控制模块；相位延迟链的输出端与相位精度检测链的输入端电连接；相位延迟模块被配置为对输入的信号进行相位延迟；相位锁定控制模块被配置为控制相位延迟链中相位延迟模块使能的级数，并根据相位延迟链输入端输入的参考时钟、相位延迟链输出端的输出信号以及相位精度检测链的输出信号确定参考时钟的相位是否锁定并确定参考时钟延迟一个周期所需的相位延迟模块的整周期级数；目标时钟相位延迟控制模块被配置为根据目标时钟的目标延迟相位及整周期级数确定目标时钟延迟目标延迟相位所需的相位延迟模块的级数；参考时钟与目标时钟频率相同。在没有软件干预的情况下即可实时监测目标时钟的相位锁定情况，若失锁则可控制相位锁定控制模块重新对目标时钟进行锁定，保证锁定的准确性，当相位延迟模块因为受外界环境变化影响延迟相位时，可及时进行调整整周期级数，以保证延迟的准确性；相位延迟链中使能的相位延迟模块的级数不是仅由频率确定，还跟环境等因素有关，因而可保证较高的采样精度；且不需要重复使用命令检查选择的相位与相邻的部分是否正确，以确定采样窗合理的动作，而是实时根据相位精度检测链的输出信号以及相位延迟链的输出信号确定是否失锁，数据传输速率较高。

附图说明

图1为本发明实施例提供的一种相位调谐装置的结构示意图；

图2为图1中延迟锁相环的结构示意图；

图3为本发明实施例提供的一种相位延迟模块的结构示意图；

图4为本发明实施例提供的一种相位延迟链的电路结构示意图；

图5为本发明实施例提供的一种相位延迟链中相位延迟模块的排列示意图；

图6为本发明实施例提供的一种相位锁定控制模块的电路结构示意图；

图7为图6的一种时序图；

图8为本发明实施例提供的一种选通控制模块的结构示意图；

图9为本发明实施例提供的第一锁定状态机的状态转换图；

图10为本发明实施例提供的第二锁定状态机的状态转换图；

图11为本发明实施例提供的一种多媒体卡高速接口系统的结构示意图；

图12为图11的时序图；

图13为本发明实施例提供的射频芯片高速接口系统的结构示意图；

图14为图13的时序图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

图1为本发明实施例提供的一种相位调谐装置的结构示意图，图2为图1中延迟锁相环的结构示意图，参考图1和图2，相位调谐装置包括：调谐单元10，调谐单元10包括延迟锁相环101；延迟锁相环101包括由多级相位延迟模块组成的相位延迟链1011、由至少一级相位延迟模块组成的相位精度检测链1012、相位锁定控制模块1013及目标时钟相位延迟控制模块1014；相位延迟链1011的输出端与相位精度检测链1012的输入端电连接；相位延迟模块被配置为对输入的信号进行相位延迟；相位锁定控制模块1013被配置为控制相位延迟链1011中相位延迟模块使能的级数，并根据相位延迟链1011输入端输入的参考时钟、相位延迟链1011输出端的输出信号以及相位精度检测链1012的输出信号确定参考时钟延迟一个周期所需的相位延迟模块的整周期级数；目标时钟相位延迟控制模块1014被配置为根据目标时钟的目标延迟相位及整周期级数确定目标时钟延迟目标延迟相位所需的相位延迟模块的级数；参考时钟与目标时钟频率相同。

具体地，相位延迟链1011包括多级相位延迟模块，相位延迟链的输入端输入的信号经过每一级相位延迟模块时均会产生一定的相位延迟，相位延迟链1011中使能的相位延迟模块的级数越多，其输出端与输入端之间相位延迟也越多，本实施例中，可通过控制相位延迟链1011中使能的相位延迟模块的级数，来组成目标时钟相位延迟链1011A，以对目标时钟延迟目标延迟相位；相位精度检测链1012中也包含多级相位延迟模块，相位精度检测链1012中使能的相位延迟模块的级数决定了相位锁定的精度；需要说明的是，在其它一些实施方式中，目标时钟相位延迟链1011A也可以是独立于相位延迟链1011及相位精度检测链1012的一条延迟链，目标时钟相位延迟链也包括多级相位延迟模块，目标时钟相位延迟链中相位延迟模块的连接方式与相位延迟链中相位延迟模块的连接方式相同。具体来讲，本实施例中，可先对目标时钟进行相位锁定，为了避免目标时钟未锁定时传输数据可能导致采样错误的情况，可先采用一个与目标时钟同频的参考时钟进行锁定；如先将参考时钟输入到相位延迟链1011的输入端，相位锁定控制模块1013向相位延迟链1011发送选通信号，控制相位延迟链1011中使能的相位延迟模块的级数，参考时钟经过相位延迟链1011后生成的信号相位为相位1，同时由于相位延迟链1011的输出端与相位精度检测链1012的输入端电连接，参考时钟经过相位延迟链1011后还会经过相位精度检测链1012，相位精度检测链1012中使能的相位延迟模块的级数可远远少于相位延迟链1011中使能的相位延迟模块的级数，这样使得目标时钟经相位延迟链1011及相位精度检测链1012后输出的信号相位为相位2，相位1和相位2之间相位差异较小，且本实施例中可通过控制相位精度检测链1012中使能的相位延迟模块的级数来控制锁相的精度，使能的级数越少，锁相的精度也越高；本实施例中可根据参考时钟、相位1及相位2判断相位延迟链1011中使能的级数是否使得参考时钟相位延迟一个整周期(即360度)，若是，则相位锁定控制模块1013可将该整周期级数编码/译码后发送给目标时钟相位延迟控制模块1014，目标时钟相位延迟控制模块1014则可根据目标延迟相位(例如为90度)以及整周期级数确定目标时钟延迟目标延迟相位所需要的相位延迟模块的级数，进而发出控制信号，控制相位延迟链1011中使能的相位延迟模块的级数，生成目标时钟相位延迟链1011A，或者，当目标时钟相位延迟链1011A为独立的延迟链时，可根据该控制信号控制目标时钟相位延迟链1011A中使能的相位延迟模块的级数，目标时钟经过目标时钟相位延迟链1011A后延迟的相位即为目标延迟相位，从而实现了对目标时钟的相位延迟。在锁相完成(也即确定整周期级数)后，可将相位延迟链1011输入端输入的参考时钟替换为目标时钟，从而对目标时钟延迟目标延迟相位后输出，并且当目标时钟相位延迟链1011A为独立的延迟链时，还可在相位调节装置使用过程中，通过相位延迟链实时监测目标时钟的相位锁定情况，若失锁则可控制相位锁定控制模块1013重新对目标时钟进行锁定，保证锁定的准确性，当相位延迟模块因为受外界环境变化影响延迟相位时，可及时进行调整整周期级数，以保证延迟的准确性；相位延迟链中使能的相位延迟模块的级数不是仅由频率确定，还跟环境等因素有关，因而可保证较高的采样精度；且不需要重复使用命令检查选择的相位与相邻的部分是否正确，以确定采样窗合理的动作，而是实时根据相位精度检测链的输出信号以及相位延迟链的输出信号确定是否失锁，数据传输速率较高。

本实施例的技术方案，采用的相位调谐装置包括：调谐单元，调谐单元包括延迟锁相环；延迟锁相环包括由多级相位延迟模块组成的相位延迟链、由至少一级相位延迟模块组成的相位精度检测链、相位锁定控制模块及目标时钟相位延迟控制模块；相位延迟链的输出端与相位精度检测链的输入端电连接；相位延迟模块被配置为对输入的信号进行相位延迟；相位锁定控制模块被配置为控制相位延迟链中相位延迟模块使能的级数，并根据相位延迟链输入端输入的参考时钟、相位延迟链输出端的输出信号以及相位精度检测链的输出信号确定参考时钟的相位是否锁定并确定参考时钟延迟一个周期所需的相位延迟模块的整周期级数；目标时钟相位延迟控制模块被配置为根据目标时钟的目标延迟相位及整周期级数确定目标时钟延迟目标延迟相位所需的相位延迟模块的级数；参考时钟与目标时钟频率相同。在没有软件干预的情况下即可实时监测目标时钟的相位锁定情况，若失锁则可控制相位锁定控制模块重新对目标时钟进行锁定，保证锁定的准确性，当相位延迟模块因为受外界环境变化影响延迟相位时，可及时进行调整整周期级数，以保证延迟的准确性；相位延迟链中使能的相位延迟模块的级数不是仅由频率确定，还跟环境等因素有关，因而可保证较高的采样精度；且不需要重复使用命令检查选择的相位与相邻的部分是否正确，以确定采样窗合理的动作，而是实时根据相位精度检测链的输出信号以及相位延迟链的输出信号确定是否失锁，数据传输速率较高。

需要说明的是，本实施例的参考时钟也可由目标时钟代替，但此时需要设备等待延迟锁相环锁定，相位调谐装置在锁定后反馈一个握手信号给设备，设备接收到握手信号后再进行数据传输模块。

图3为本发明实施例提供的一种相位延迟模块的结构示意图，图4为本发明实施例提供的一种相位延迟链的电路结构示意图，参考图3和图4，相位延迟模块包括第一输入端in1、第二输入端ret、控制端(sel及sel_1)、第一输出端out1和第二输出端pass；相位延迟模块被配置为根据其控制端的控制信号控制其输入端与输出端之间的导通状态；在相位延迟链中，第一级相位延迟模块1011B的第一输入端in1作为相位延迟链的输入端in，第一级相位延迟模块1011B的输出端作为相位延迟链的输出端out1；第N级相位延迟模块的第一输入端in1与第N-1级相位延迟模块的第二输出端pass电连接，第N级相位延迟模块的第二输入端ret与第N+1级相位延迟模块的第一输出端电连接，第N级相位延迟模块的第一输出端out1与第N-1级相位延迟模块的第二输入端电连接，第N级相位延迟模块第二输出端与第N+1级相位延迟模块的第一输入端电连接；N为大于等于1的整数；和/或，相位精度检测链由多级相位延迟模块组成，在所述相位精度检测链中，第一级相位延迟模块的第一输入端作为所述相位精度检测链的输入端，第一级相位延迟模块的输出端作为所述相位精度检测链的输出端；第N级相位延迟模块的第一输入端与第N-1级相位延迟模块的第二输出端电连接，第N级相位延迟模块的第二输入端与第N+1级相位延迟模块的第一输出端电连接，第N级相位延迟模块的第一输出端与第N-1级相位延迟模块的第二输入端电连接，第N级相位延迟模块第二输出端与第N+1级相位延迟模块的第一输入端电连接。

具体地，如图3所示，相位延迟模块由若干个与非门和反相器组成，可通过其控制端的信号控制其输入端与输出端之间的导通状态，例如可将其第一输入端in1和第一输出端out1导通，也可将其第一输入端in1和第二输出端pass导通，也可将其第二输入端ret与其第一输出端out1导通，也可将其第二输入端ret与其第二输出端pass导通；如图4所示，相位延迟链中每个相位延迟模块的控制端均与相位锁定控制模块电连接，以控制相位延迟模块的导通状态，例如若需要前3级相位延迟模块参与相位锁定过程，则控制第一级相位延迟模块中第一输入端in1与第二输出端pass导通，第二输入端ret与第一输出端out1导通；控制第二级相位延迟模块中第一输入端in1与第二输出端pass导通，第二输入端ret与第一输出端out1导通；控制第三级相位延迟模块中第一输入端in1与第一输出端out1导通，并控制其余相位延迟模块停止工作，以降低功耗，相位延迟链输入端输入的信号经过第一级相位延迟模块后输入第二级相位延迟模块的第一输入端，随后由其第二输出端pass输出至第三级相位延迟模块的第一输入端in1，随后由第三级相位延迟模块的第一输出端out1输出至第二级相位延迟模块的第二输入端，随后由第二级相位延迟模块的第一输出端输出至第一级相位延迟模块的第二输出端，最终由第一级相位延迟模块的第一输出端out1输出，本实施例中，虽然相位延迟链虽然使用了三级相位延迟模块，但是信号总共延迟了5个相位延迟模块的延迟相位；在相位锁定过程中，若相位延迟链中使能的相位延迟模块的数量刚好使得相位锁定，则将该数量作为整周期级数，经过简单计算即可得到目标时钟延迟目标延迟相位所需的级数；若使能的相位延迟模块的数量还未使得相位锁定，则可增加或减少(将在后续进行说明)使能的相位延迟模块的数量，直至完成锁定。

在相位锁定过程中，需要将相位延迟链中使能的相位延迟模块的最终输出端与相位精度检测链电连接，本实施例中，采用环回连接的方式，使得第一级相位延迟模块的输入端和输出端分别作为相位延迟链的输入端和输出端，可直接将相位延迟链的输出端与相位精度检测链的输入端电连接，不必每次变换相位延迟链与相位精度检测链之间的连接关系，极大地简化电路结构；同时传统技术中采用每级相位延迟模块均连接在一个多路选择器上以形成相位延迟链的结构，由于不需要采用多路选择器，可极大地降低逻辑开销；且本实施例的相位延迟链能够控制不需要工作的相位延迟模块不工作，从而降低功耗。

需要说明的是，相位精度检测链中相位延迟模块的连接方式与相位延迟链中相位延迟模块的连接方式相同，在此不再赘述。

可选地，图5为本发明实施例提供的一种相位延迟链中相位延迟模块的排列示意图，参考图5，相位延迟链中，多级相位延迟模块1011B为S型排布；保证每两级相位延迟模块之间的连接线1011C长度一致，从而可保证延迟的一致性，提高延迟锁相环相位延迟的准确性。

需要说明的是，相位精度检测链中多级相位延迟模块的排列方式也可为S型排布，可保证每两级相位延迟模块之间连接线长度一致，进而保证延迟的一致性，提高延迟锁相环相位延迟的准确性。

可选地，图6为本发明实施例提供的一种相位锁定控制模块的电路结构示意图，图7为图6的一种时序图，参考图6和图7，相位锁定控制模块包括第一D触发器1013A和第二D触发器1013B，第一D触发器的时钟端及第二D触发器的时钟端用于接入参考时钟，第一D触发器的输入端与相位延迟链的输出端电连接，第二D触发器的输入端与相位精度检测链的输出端电连接；相位锁定控制模块根据第一D触发器的输出信号及第二D触发器的输出信号确定整周期级数。

具体地，在锁定过程中，参考信号首先经过相位延迟链中使能的相位延迟模块后产生信号clk_phase(相位1)，clk_phase(相位1)经过相位精度检测链中少量相位延迟模块后产生信号clk_phase_del(相位2)，clk_phase(相位1)与clk_phase_del(相位2)之间相位差很小，相位锁定控制模块会对clk_phase(相位1)及clk_phase_del(相位2)进行采样，采样结果分别为phase1和phase2。当phase1为0且phase2为1时，认为参考信号延迟了1个周期(360度)并且锁定成功，在延迟锁相环无法锁相时，可以通过更改clk_phase和clk_phase_del之间的相位延迟模块个数来调整相位精度，相位延迟模块个数越多，精度越低。

可选地，相位锁定控制模块还包括：选通控制模块，选通控制模块的多个输出端与相位延迟链中多级相位延迟模块的控制端一一对应电连接，选通控制模块的输入端与相位延迟链的输出端及相位精度检测链的输出端电连接；选通控制模块用于根据相位延迟链的输出端的输出信号以及相位精度检测链的输出信号调整其输出端的信号，以调整相位延迟链中使能的相位延迟模块的级数。

示例性地，图8为本发明实施例提供的一种选通控制模块的结构示意图，参考图8，选通控制模块可包括多个数据选择器，其输出端输出信号snde[255:0](设相位延迟链中包含256个相位延迟模块)，选通控制模块还用于输入相位延迟链中相位延迟模块的初始使能级数start及级数调整步长值incr，选通控制模块根据初始使能级数start、级数调整步长值incr、相位延迟链输出端的输出信号以及相位精度检测链的输出信号调整其输出端的信号，以调整相位延迟链中使能的相位延迟模块的级数。具体来讲，延迟锁相环根据外部处理器配置其初始使能级数start及级数调整步长值incr，例如初始状态下对start赋值为40，对incr赋值为10，start经过译码后产生start_shift[8:0]，且start译码后产生初始的snde[255:0]以控制相位延迟链中的相位延迟模块使能，若发现此时未锁定，则经过inc，dec，enable等信号的反馈后对snde进行左移或右移，以改变snde的值，直至锁定成功；需要说明的是，图8中snde[2:0]可控制右移操作时的终点，如在右移(也即使能的相位延迟模块的数量越来越少)过程中，snde由值为40右移至snde[2:0]对应的相位延迟模块未使能时仍未锁定，则可将此时的start_shift[8:0]增加incr后继续进行锁定操作，也即snde由50开始右移，并提前(也即snde[3]使能时)将snde[255:0]更新为新的start_shift；～dll_rst_n_RR及～rstn均为复位信号。在寻找相位锁定点时，相位调谐装置会根据锁定状况对snde持续进行左移或者右移操作，直到找到锁定点。在稳定后，相位延迟链还可以根据配置确定是否需要持续检测相位漂移。如果使能，则该电路持续工作并实时调整相位延迟模块的使用数量。除此之外，延迟锁相环内部还可包含一个计数器，用于统计超时时间。需要说明的是，选通控制模块还可向相位精度检测链输出一个选通信号，以控制相位精度检测链中使能的相位延迟模块的级数，进而控制相位锁定的精度。

可选地，继续参考图1，相位调谐装置还包括：控制单元11，控制单元11用于配置初始使能级数、级数调整步长值、目标延迟相位及相位精度检测链中使能的相位延迟模块的级数。

具体地，控制模块可包括总线接口及配置寄存器等逻辑，可将外部处理器(未示出)的配置信息转换为控制信号后直接对调谐单元进行控制。调谐单元中包括中断处理模块，还可将调谐单元产生的原始中断送给控制逻辑，控制逻辑将这些中断转换为寄存器状态等待处理器处理。

可选地，继续参考图1，调谐单元还可包括：锁定状态机102，锁定状态机例如可以是第一锁定状态机，如图9所示，图9为本发明实施例提供的第一锁定状态机的状态转换图，第一锁定状态机被配置具有IDLE状态、INLOCK状态、STABLE状态及RELOCK状态四种状态；IDLE状态为相位调谐装置上电后的初始状态，且在任何状态下若相位调谐装置停止工作均转换为IDLE状态；INLOCK状态为延迟锁相环锁定参考时钟延迟一个周期所需的相位延迟模块的整周期级数的过程中状态，且若锁定完成则切换为STABLE状态；STABLE状态为相位调谐装置稳定工作的状态，若失锁则转换为RELOCK状态；RELOCK状态为相位调谐装置在STABLE状态检测到失锁后的状态，若重新锁定则切换为STABLE状态。

具体地，当第一锁定状态机接收到来自控制模块的启动信号后，会控制延迟锁相环中的相位延迟模块进行锁定，若锁定成功后也会控制延迟锁相环中的相位延迟模块，持续检测相位调谐装置是否处于锁定状态，当调谐单元10中包括中断处理模块时，第一锁定状态机还可实时地将相位调谐装置的状态上报给中断处理模块。

第一锁定状态机的IDLE状态也即空闲状态，为相位调谐装置上电后的初始状态；当接收到启动信号后，会转换为INILOCK状态。除此之外，在任何状态下配置信号相位调谐装置停止工作都会使第一锁定状态机返回IDLE状态。

INILOCK状态：初始化延迟锁相环并开始寻求锁定点，锁定成功，会转换为STABLE状态，同时生成LOCK信号，如果由于外界温度或者电压恶劣导致锁定失败，则会返回IDLE状态，同时生成UNLOCK信号。

STABLE状态：相位调谐装置稳定工作的状态。当该装置的温度或者电压等条件变化时，可能会导致延迟锁相环内的相位延迟模块的延迟时间产生变化，从而使调谐装置的相位偏离最佳锁定点，如果使能了实时监测功能且延迟锁相环监测到偏离锁定点，则会通知第一锁定状态机，第一锁定状态机会跳转到RELOCK状态，在这个状态下将调整延迟单元的使用数量。

RELOCK状态：调谐装置在稳定工作时检测到失锁后的状态，在这个状态下延迟锁相环会调整相位延迟模块的使用数量再次寻找锁定点，并将寻找结果上报锁定状态机，如果锁定成功会返回STABLE状态，如果锁定失败会返回IDLE状态，无论成功还是失败，状态机都会产生失锁原始中断，在这个状态下相位调谐装置将无法进行工作。

可选地，图10为本发明实施例提供的第二锁定状态机的状态转换图，第二锁定状态机被配置为具有IDLE状态、LOCK状态及STABLE状态三种状态；IDLE状态为相位调谐装置上电后的初始状态，且在任何状态下若所述相位调谐装置停止工作均转换为IDLE状态；LOCK状态为延迟锁相环锁定参考时钟延迟一个周期所需的相位延迟模块的整周期级数的过程中状态，若锁定完成则切换为STABLE状态；STABLE状态为相位调谐装置稳定工作的状态，若失锁则切换为LOCK状态。

具体地，第二锁定状态机的IDLE状态和STABLE状态与第一锁定状态机的IDLE状态、STABLE状态一致。LOCK状态是寻找锁定点状态，在延迟锁相环初始化完成或在稳定工作时出现失锁后，均会跳转到LOCK状态。在延迟锁相环初始化完成并寻找锁定点时，如果锁定成功，会转换为STABLE状态，同时生成LOCK信号，否则会返回IDLE状态，同时生成UNLOCK信号。在延迟锁相环稳定工作时检测到失锁后，延迟锁相环会再次寻找锁定点，并将寻找结果上报第二锁定状态机。如果锁定成功会再次返回STABLE状态，否则返回IDLE状态，无论成功还是失败，均会产生失锁原始中断。

可选地，如图1所示，调谐单元还包括：中断处理模块103，中断处理模块103用于根据锁定状态机的状态产生中断信号。

具体地，当锁定状态机(第一锁定状态机或第二锁定状态机)处于不同的状态时，可产生锁定原始中断(lock_intr)、未锁定原始中断(unlock_intr)和失锁原始中断(lose_lock_intr)。

lock_intr：当第一锁定状态机的当前状态为INILOCK状态或RELOCK状态(或第二锁定状态机为LOCK状态)，且延迟锁相环锁存时间保持8个时钟周期时，会产生脉冲的锁定原始中断，并输出到控制模块。在控制模块中，将该原始中断存成电平中断，供处理器查询并处理。

unlock_intr：当第一锁存状态机的当前状态为INILOCK状态或RELOCK状态(或第二锁定状态机为LOCK状态)，但延迟锁相环锁定时间超过预设的unlock时间时，会产生脉冲的未锁定原始中断，并输出到控制模块。在控制模块中，将该原始中断存成电平中断，供处理器查询并处理。

lose_lock_intr：当第一锁定状态机的当前状态为STABLE且下一状态为RELOCK(或第二锁定状态机为LOCK状态)时，会产生脉冲的失锁原始中断，并输出到控制模块。在控制模块中，将该原始中断存成电平中断，供处理器查询并处理。

示例性地，本发明实施例的相位调谐装置可应用于多媒体卡高速接口系统中，如图11所示，图11为本发明实施例提供的一种多媒体卡高速接口系统的结构示意图，图12为图11的时序图，多媒体卡高速接口系统可包括：多媒体卡01、相位调谐装置02、处理器03及多媒体卡接口控制器SDMMC 04；读取数据时，处理器控制SDMMC接口发起读数据命令。多媒体卡返回数据和与数据同相位的Data Strobe信号。信号相位调谐装置对Data Strobe信号进行相位调整，将沿对齐的Data Strobe信号对齐到数据的中心位置后输出给多媒体卡接口控制器。SDMMC控制器将使用该信号对数据进行采样。其中：多媒体卡可以是存储设备，包括SD,eMMC,CE-ATA等设备。多媒体卡接口控制器SDMMC进行卡的命令发送和响应接收，读写并缓存数据等处理。处理器通过总线对信号调谐装置和SDMMC进行控制，准备写入卡的源数据或者将卡内的数据取出，处理SDMMC和信号调谐装置的中断。相位调谐装置：对多媒体卡的Data Strobe(DS)信号进行90度半周期延迟；延迟后的DS信号用于采样数据。

示例性地，本发明实施例的相位调谐装置可应用于射频芯片领域，图13为本发明实施例提供的射频芯片高速接口系统的结构示意图，图14为图13的时序图，其可包括射频芯片05、相位调谐装置02、应用处理器06、通信处理器07及射频接口08；通过射频芯片发送/接收时钟CLK和数据，在相位调节装置将时钟调相后，将调相后的时钟CLK_DLY送往射频接口，发送/接收的时钟在通信处理器中处理，保证调相后时序的正确性与稳定性。其中：射频芯片可以是RF transceiver，芯片ADI936x等。射频接口可以是并行接口或LVDS快速接口等。通信处理单元用于通信数据发送，接收，编码，译码，加速，打包，解包等处理。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种相位调谐装置，其特征在于，所述相位调谐装置包括：

调谐单元，所述调谐单元包括延迟锁相环；

所述延迟锁相环包括由多级相位延迟模块组成的相位延迟链、由至少一级相位延迟模块组成的相位精度检测链、相位锁定控制模块及目标时钟相位延迟控制模块；所述相位延迟链的输出端与所述相位精度检测链的输入端电连接；

所述相位延迟模块被配置为对输入的信号进行相位延迟；

所述相位锁定控制模块被配置为控制所述相位延迟链中相位延迟模块使能的级数，并根据所述相位延迟链输入端输入的参考时钟、所述相位延迟链输出端的输出信号以及所述相位精度检测链的输出信号确定所述参考时钟的相位是否锁定并确定所述参考时钟延迟一个周期所需的相位延迟模块的整周期级数；

所述目标时钟相位延迟控制模块被配置为根据目标时钟的目标延迟相位及所述整周期级数确定所述目标时钟延迟所述目标延迟相位所需的相位延迟模块的级数；所述参考时钟与所述目标时钟频率相同。

2.根据权利要求1所述的相位调谐装置，其特征在于，所述相位延迟模块包括第一输入端、第二输入端、控制端、第一输出端及第二输出端；所述相位延迟模块被配置为根据其控制端的控制信号控制其输入端与输出端之间的导通状态；

在所述相位延迟链中，第一级相位延迟模块的第一输入端作为所述相位延迟链的输入端，第一级相位延迟模块的输出端作为所述相位延迟链的输出端；第N级相位延迟模块的第一输入端与第N-1级相位延迟模块的第二输出端电连接，第N级相位延迟模块的第二输入端与第N+1级相位延迟模块的第一输出端电连接，第N级相位延迟模块的第一输出端与第N-1级相位延迟模块的第二输入端电连接，第N级相位延迟模块第二输出端与第N+1级相位延迟模块的第一输入端电连接；N为大于1的整数；和/或，

所述相位精度检测链由多级相位延迟模块组成，在所述相位精度检测链中，第一级相位延迟模块的第一输入端作为所述相位精度检测链的输入端，第一级相位延迟模块的输出端作为所述相位精度检测链的输出端；第N级相位延迟模块的第一输入端与第N-1级相位延迟模块的第二输出端电连接，第N级相位延迟模块的第二输入端与第N+1级相位延迟模块的第一输出端电连接，第N级相位延迟模块的第一输出端与第N-1级相位延迟模块的第二输入端电连接，第N级相位延迟模块第二输出端与第N+1级相位延迟模块的第一输入端电连接。

3.根据权利要求1所述的相位调谐装置，其特征在于，在所述相位延迟链中，所述多级相位延迟模块为S型排布；和/或，

所述相位精度检测链包括多级相位延迟模块，在所述相位精度检测链中，所述多级相位延迟模块为S型排布。

4.根据权利要求1所述的相位调谐装置，其特征在于，所述相位锁定控制模块包括第一D触发器和第二D触发器，所述第一D触发器的时钟端及所述第二D触发器的时钟端用于接入所述参考时钟，所述第一D触发器的输入端与所述相位延迟链的输出端电连接，所述第二D触发器的输入端与所述相位精度检测链的输出端电连接；所述相位锁定控制模块根据所述第一D触发器的输出信号及所述第二D触发器的输出信号确定所述整周期级数。

5.根据权利要求4所述的相位调谐装置，其特征在于，所述相位锁定控制模块还包括：

选通控制模块，所述选通控制模块的多个输出端与所述相位延迟链中多级相位延迟模块的控制端一一对应电连接，所述选通控制模块的输入端与所述相位延迟链的输出端及所述相位精度检测链的输出端电连接；

所述选通控制模块用于根据所述相位延迟链输出端的输出信号以及所述相位精度检测链的输出信号调整其输出端的信号，以调整所述相位延迟链中使能的相位延迟模块的级数。

6.根据权利要求5所述的相位调谐装置，其特征在于，所述选通控制模块还用于输入相位延迟链中相位延迟模块的初始使能级数及级数调整步长值，所述选通控制模块用于根据所述初始使能级数、所述级数调整步长值、所述相位延迟链输出端的输出信号以及所述相位精度检测链的输出信号调整其输出端的信号，以调整所述相位延迟链中使能的相位延迟模块的级数。

7.根据权利要求6所述的相位调谐装置，其特征在于，所述相位调谐装置还包括：

控制单元，所述控制单元用于配置所述初始使能级数、所述级数调整步长值、所述目标延迟相位及所述相位精度检测链中使能的相位延迟模块的级数。

8.根据权利要求5所述的相位调谐装置，其特征在于，所述调谐单元还包括：

第一锁定状态机，所述第一锁定状态机被配置具有IDLE状态、INLOCK状态、STABLE状态及RELOCK状态四种状态；

所述IDLE状态为所述相位调谐装置上电后的初始状态，且在任何状态下若所述相位调谐装置停止工作均转换为IDLE状态；

所述INLOCK状态为所述延迟锁相环锁定所述参考时钟延迟一个周期所需的相位延迟模块的整周期级数的过程中状态，且若锁定完成则切换为STABLE状态；

所述STABLE状态为所述相位调谐装置稳定工作的状态，若失锁则转换为RELOCK状态；

所述RELOCK状态为所述相位调谐装置在所述STABLE状态检测到失锁后的状态，若重新锁定则切换为STABLE状态。

9.根据权利要求5所述的相位调谐装置，其特征在于，所述延迟锁相环还包括：

第二锁定状态机，所述第二锁定状态机被配置为具有IDLE状态、LOCK状态及STABLE状态三种状态；

所述IDLE状态为所述相位调谐装置上电后的初始状态，且在任何状态下若所述相位调谐装置停止工作均转换为IDLE状态；

所述LOCK状态为所述延迟锁相环锁定所述参考时钟延迟一个周期所需的相位延迟模块的整周期级数的过程中状态，若锁定完成则切换为STABLE状态；

所述STABLE状态为所述相位调谐装置稳定工作的状态，若失锁则切换为LOCK状态。

10.根据权利要求8或9所述的相位调谐装置，其特征在于，所述调谐单元还包括：

中断处理模块，所述中断处理模块用于根据锁定状态机的状态产生中断信号。

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