JP2748682B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JP2748682B2 JP2748682B2 JP2283916A JP28391690A JP2748682B2 JP 2748682 B2 JP2748682 B2 JP 2748682B2 JP 2283916 A JP2283916 A JP 2283916A JP 28391690 A JP28391690 A JP 28391690A JP 2748682 B2 JP2748682 B2 JP 2748682B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- charge pump
- phase difference
- phase
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、PLL（フェーズ・ロック・ループ）回路に
関し、特にそのループフィルタに関する。
関し、特にそのループフィルタに関する。
従来のPLL回路におけるループフィルタ部は、第３図
に示すように構成されている。チャージポンプ２の出力
E0を抵抗R1を介して増幅器３へ入力し、この増幅器３
と、抵抗R1,R3、容量C1からなる負帰還によってアクテ
ィブローパスフィルタを構成している。
に示すように構成されている。チャージポンプ２の出力
E0を抵抗R1を介して増幅器３へ入力し、この増幅器３
と、抵抗R1,R3、容量C1からなる負帰還によってアクテ
ィブローパスフィルタを構成している。
まず、位相比較器１は、周波数−位相比較器であり、
その差は第４図に示すタイムチャートに従う。基準信号
frに対し非同期信号fvの位相が遅れている場合、位相比
較器１の出力UPは位相差に応じた期間ロウレベルを出力
し、他方の位相比較器１の出力DOWNはハイレベルを出力
している。反対に基準信号frに対し非同期信号fvの位相
が進んでいる場合、位相比較器１の出力UPはハイレベル
を出力し、出力DOWNは位相差に応じた期間ロウレベルを
出力する。
その差は第４図に示すタイムチャートに従う。基準信号
frに対し非同期信号fvの位相が遅れている場合、位相比
較器１の出力UPは位相差に応じた期間ロウレベルを出力
し、他方の位相比較器１の出力DOWNはハイレベルを出力
している。反対に基準信号frに対し非同期信号fvの位相
が進んでいる場合、位相比較器１の出力UPはハイレベル
を出力し、出力DOWNは位相差に応じた期間ロウレベルを
出力する。
基準信号frと非同期信号fvとの位相が一致している場
合は、出力UP及びDOWNは共にハイレベルを出力する。チ
ャージポンプ２は出力UP及びDOWNの出力状態に応じハイ
出力，ロウ出力及びハイインピーダンスの出力状態を持
つ。すなわち、基準信号frに対し非同期信号fvの位相が
遅れている場合、この遅れ期間においてUP出力がロウレ
ベルであるためチャージポンプ部２の出力はロウ出力と
なる。基準信号frに対し非同期信号fvの位相が進んでい
る場合、進み期間の間、出力DOWNがロウレベルであるた
め、チャージポンプ２の出力はハイ出力となる。基準信
号frと非同期信号fvの位相が一致している場合には、出
力UP及びDOWNは共にハイレベルであるため、チャージポ
ンプ２の出力はハイインピーダンス状態となる。ループ
フィルタ特性である帯域幅fBW,雑音帯域幅fnBW,ダンピ
ング係数ζ，および自然角周波数wnは、R1,R3,C1によっ
てその伝達関数が決定される。一例として帯域幅f
BWは、次式により表わされる。
合は、出力UP及びDOWNは共にハイレベルを出力する。チ
ャージポンプ２は出力UP及びDOWNの出力状態に応じハイ
出力，ロウ出力及びハイインピーダンスの出力状態を持
つ。すなわち、基準信号frに対し非同期信号fvの位相が
遅れている場合、この遅れ期間においてUP出力がロウレ
ベルであるためチャージポンプ部２の出力はロウ出力と
なる。基準信号frに対し非同期信号fvの位相が進んでい
る場合、進み期間の間、出力DOWNがロウレベルであるた
め、チャージポンプ２の出力はハイ出力となる。基準信
号frと非同期信号fvの位相が一致している場合には、出
力UP及びDOWNは共にハイレベルであるため、チャージポ
ンプ２の出力はハイインピーダンス状態となる。ループ
フィルタ特性である帯域幅fBW,雑音帯域幅fnBW,ダンピ
ング係数ζ，および自然角周波数wnは、R1,R3,C1によっ
てその伝達関数が決定される。一例として帯域幅f
BWは、次式により表わされる。
〔発明が解決しようとする課題〕 この従来のループフィルタ回路では、回路構成上抵抗
R1,R2およびコンデンサC1の値は固定されているため、
伝達関数としては一値しか得ることができない。ロック
アップタイムや系の一時的な位相誤差に対しては応答性
を素早く行う為に帯域幅を拡大しておきたい。しかし、
この場合には雑音に対してもレスポンスが良くなるの
で、雑音に対する抑圧度は悪くなる。これらは互いに相
反する特性であるため、それぞれ妥協しなければならな
い問題点があった。
R1,R2およびコンデンサC1の値は固定されているため、
伝達関数としては一値しか得ることができない。ロック
アップタイムや系の一時的な位相誤差に対しては応答性
を素早く行う為に帯域幅を拡大しておきたい。しかし、
この場合には雑音に対してもレスポンスが良くなるの
で、雑音に対する抑圧度は悪くなる。これらは互いに相
反する特性であるため、それぞれ妥協しなければならな
い問題点があった。
本発明の目的は、このような問題を解決し、ロックア
ップ時間を短縮し、かつ外部雑音の影響を少くしたPLL
回路を提供することにある。
ップ時間を短縮し、かつ外部雑音の影響を少くしたPLL
回路を提供することにある。
本発明のPLL回路の構成は、基準信号frと非同期信号f
vとの位相比較された位相差出力から位相差を検出する
位相差検出回路と、この位相差検出回路の出力結果に従
い出力を取り出す複数のチャージポンプ部と、これらチ
ャージポンプ部への電源供給を切換えてそのうちの一つ
を動作させその他に電源供給をしない切換部と、前記各
チャージポンプ部の出力に一端がそれぞれ接続された異
なる抵抗値の抵抗と、これら抵抗の他端を共通接続して
入力端としたループフィルタとを備え、前記切換部が前
記チャージポンプ部のうちの１つを動作させるよう切換
えることによりループフィルタの定数を選択できるよう
にしたことを特徴とする。
vとの位相比較された位相差出力から位相差を検出する
位相差検出回路と、この位相差検出回路の出力結果に従
い出力を取り出す複数のチャージポンプ部と、これらチ
ャージポンプ部への電源供給を切換えてそのうちの一つ
を動作させその他に電源供給をしない切換部と、前記各
チャージポンプ部の出力に一端がそれぞれ接続された異
なる抵抗値の抵抗と、これら抵抗の他端を共通接続して
入力端としたループフィルタとを備え、前記切換部が前
記チャージポンプ部のうちの１つを動作させるよう切換
えることによりループフィルタの定数を選択できるよう
にしたことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明に関連するPLL回路を示す回路図であ
る。位相比較器１は基準信号frと非同期信号fvとを入力
し、それぞれの位相差に応じた位相差出力UPとDOWNを出
力する。チャージポンプ２は位相比較器１の２つの出力
UP,DOWNを入力し、ハイレベル，ロウレベル，ハイイン
ピーダンスの状態を出力する。位相差検出回路４は論理
的NAND回路11と、CR積分回路12と、このCR積分回路12の
出力を受けて、ハイ，ロウのレベル出力にするシュミッ
ト回路13とからなる。この位相差検出回路４は、位相比
較器１の２つのUP,DOWNを入力し、信号fr及びfvの位相
がほぼ一致している場合の定常位相誤差によるわずかな
誤差幅を検出する。切換回路５は、位相検出回路４の出
力ｄを入力し、この出力ｄの値によりチャージポンプ２
の出力を出力端ｅかｆに切換え制御を行う。この切換部
５によるチャージポンプ２の出力ｅには抵抗R1,又他出
力ｆには抵抗R2を接続し、抵抗R1,R2の他端は共通に抵
抗R3の一端及び増幅器３に接続され、増幅器３の出力は
容量C1を介し抵抗R3の他端へ接続される。
る。位相比較器１は基準信号frと非同期信号fvとを入力
し、それぞれの位相差に応じた位相差出力UPとDOWNを出
力する。チャージポンプ２は位相比較器１の２つの出力
UP,DOWNを入力し、ハイレベル，ロウレベル，ハイイン
ピーダンスの状態を出力する。位相差検出回路４は論理
的NAND回路11と、CR積分回路12と、このCR積分回路12の
出力を受けて、ハイ，ロウのレベル出力にするシュミッ
ト回路13とからなる。この位相差検出回路４は、位相比
較器１の２つのUP,DOWNを入力し、信号fr及びfvの位相
がほぼ一致している場合の定常位相誤差によるわずかな
誤差幅を検出する。切換回路５は、位相検出回路４の出
力ｄを入力し、この出力ｄの値によりチャージポンプ２
の出力を出力端ｅかｆに切換え制御を行う。この切換部
５によるチャージポンプ２の出力ｅには抵抗R1,又他出
力ｆには抵抗R2を接続し、抵抗R1,R2の他端は共通に抵
抗R3の一端及び増幅器３に接続され、増幅器３の出力は
容量C1を介し抵抗R3の他端へ接続される。
抵抗R1,R3、容量C1及び増幅器３により第１のアクテ
ィブループフィルタ（ローパスフィルタ）を形成し、抵
抗R2,R3,容量C1及び増幅器３により第２のアクティブル
ープフィルタを形成している。
ィブループフィルタ（ローパスフィルタ）を形成し、抵
抗R2,R3,容量C1及び増幅器３により第２のアクティブル
ープフィルタを形成している。
次に動作の説明を行う。
位相差検出器４の出力ｄはCR積分器12とシュミット回
路13のしきい値の設定により、PLLがロックしている時
の定常位相誤差幅（論理的NAND回路のパルス幅）例えば
１μｓ以内においては、ロウレベルを出力すると設定す
る。切換部５は、位相差検出器４の出力ｄがハイレベル
であれば、チャージポンプ２の出力ｆをハイインピーダ
ンス状態にし、出力ｅから抵抗R1を介して第１の設定定
数フィルタで働くようにする。
路13のしきい値の設定により、PLLがロックしている時
の定常位相誤差幅（論理的NAND回路のパルス幅）例えば
１μｓ以内においては、ロウレベルを出力すると設定す
る。切換部５は、位相差検出器４の出力ｄがハイレベル
であれば、チャージポンプ２の出力ｆをハイインピーダ
ンス状態にし、出力ｅから抵抗R1を介して第１の設定定
数フィルタで働くようにする。
また、位相差検出器４の出力ｄがロウレベルであれ
ば、切換部５はチャージポンプ２の出力ｅをハイインピ
ーダンスにし、出力ｆより抵抗R2を介し第２の設定定数
フィルタで働くようにする。
ば、切換部５はチャージポンプ２の出力ｅをハイインピ
ーダンスにし、出力ｆより抵抗R2を介し第２の設定定数
フィルタで働くようにする。
PLLがロックしていない場合、位相差検出器４の出力
ｄはハイレベルであるから、ループフィルタは第１の設
定で働くことになる。この状態において、PLLとしては
ループを早くロックさせたいので、帯域を広げるように
設定すればよい。また、PLLがロックすると、位相差検
出器４の出力ｄはロウレベルであるから、ループフィル
タは第２の設定に切換わる。この状態において、PLLは
雑音等の影響を受けない安定した状態としたいので、ル
ープフィルタの帯域を狭く設定すればよい。
ｄはハイレベルであるから、ループフィルタは第１の設
定で働くことになる。この状態において、PLLとしては
ループを早くロックさせたいので、帯域を広げるように
設定すればよい。また、PLLがロックすると、位相差検
出器４の出力ｄはロウレベルであるから、ループフィル
タは第２の設定に切換わる。この状態において、PLLは
雑音等の影響を受けない安定した状態としたいので、ル
ープフィルタの帯域を狭く設定すればよい。
これらのループフィルタの第１及び第２の設定状態は
各々独立に設定できる。
各々独立に設定できる。
第１のフィルタによる帯域幅fBW1及び第２のフィルタ
による帯域幅fBW2は、次式で示される。
による帯域幅fBW2は、次式で示される。
この式でＫは、ループの利得係数を表わしている。
第２図は本発明の一実施例を示す回路図である。本実
施例の第１図との相違点は、２個のチャージポンプ2,2a
を用いて、これらチャージポンプ2,2aの出力の切換部5a
による切換方法が異っている。チャージポンプ用MOSト
ランジスタQ1〜Q4の上，下（Vcc側及びGND側）にチャー
ジポンプの動作を制御するスイッチ用MOSトランジスタQ
11〜Q14を付加している。
施例の第１図との相違点は、２個のチャージポンプ2,2a
を用いて、これらチャージポンプ2,2aの出力の切換部5a
による切換方法が異っている。チャージポンプ用MOSト
ランジスタQ1〜Q4の上，下（Vcc側及びGND側）にチャー
ジポンプの動作を制御するスイッチ用MOSトランジスタQ
11〜Q14を付加している。
本実施例においても、チャージポンプ出力を用いない
場合、ハイインピーダンス状態となる。
場合、ハイインピーダンス状態となる。
以上説明したように本発明は、PLLの状態によりルー
プフィルタの特性を切換えることができるので、ロック
アップ時間を短かくし、かつPLL系が安定しているとき
の外部雑音に対する影響をなくした最適化フィルタを独
立に設定できるという効果を有する。
プフィルタの特性を切換えることができるので、ロック
アップ時間を短かくし、かつPLL系が安定しているとき
の外部雑音に対する影響をなくした最適化フィルタを独
立に設定できるという効果を有する。
第１図は本発明に関連するPLL回路の回路図、第２図は
本発明の一実施例の回路図、第３図は従来のPLL回路の
一例の回路図、第４図は第３図を説明する動作タイミン
グチャートである。 １……位相比較器、２……チャージポンプ用増幅器、４
……位相差検出器、５……切換部、11……NAND回路、12
……CR積分器、13……シュミット回路、15……オペアン
プ、C1……コンデンサ、R1〜R3……抵抗、Q1〜Q8,Q11〜
Q14……トランジスタ、ｄ……位相差検出器出力、e,f…
…チャージポンプ出力、fv……非同期信号、fr……基準
信号。
本発明の一実施例の回路図、第３図は従来のPLL回路の
一例の回路図、第４図は第３図を説明する動作タイミン
グチャートである。 １……位相比較器、２……チャージポンプ用増幅器、４
……位相差検出器、５……切換部、11……NAND回路、12
……CR積分器、13……シュミット回路、15……オペアン
プ、C1……コンデンサ、R1〜R3……抵抗、Q1〜Q8,Q11〜
Q14……トランジスタ、ｄ……位相差検出器出力、e,f…
…チャージポンプ出力、fv……非同期信号、fr……基準
信号。
Claims (1)
- 【請求項１】基準信号frと非同期信号fvとの位相比較さ
れた位相差出力から位相差を検出する位相差検出回路
と、この位相差検出回路の出力結果に従い出力を取り出
す複数のチャージポンプ部と、これらチャージポンプ部
への電源供給を切換えてそのうちの一つを動作させその
他に電源供給をしない切換部と、前記各チャージポンプ
部の出力に一端がそれぞれ接続された異なる抵抗値の抵
抗と、これら抵抗の他端を共通接続して入力端としたル
ープフィルタとを備え、前記切換部が前記チャージポン
プ部のうちの１つを動作させるよう切換えることにより
ループフィルタの定数を選択できるようにしたことを特
徴とするPLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2283916A JP2748682B2 (ja) | 1990-10-22 | 1990-10-22 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2283916A JP2748682B2 (ja) | 1990-10-22 | 1990-10-22 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04157923A JPH04157923A (ja) | 1992-05-29 |
| JP2748682B2 true JP2748682B2 (ja) | 1998-05-13 |
Family
ID=17671859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2283916A Expired - Lifetime JP2748682B2 (ja) | 1990-10-22 | 1990-10-22 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2748682B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11298323A (ja) | 1998-04-16 | 1999-10-29 | Nec Yamagata Ltd | 高速ロックアップｐｌｌ回路 |
| JP5572216B2 (ja) * | 2010-08-31 | 2014-08-13 | 古野電気株式会社 | 基準信号発生装置、基準信号発生方法、および情報通信システム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62219713A (ja) * | 1986-03-20 | 1987-09-28 | Toshiba Corp | Ｐｌｌ装置 |
| JPS63169723U (ja) * | 1987-04-20 | 1988-11-04 |
-
1990
- 1990-10-22 JP JP2283916A patent/JP2748682B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04157923A (ja) | 1992-05-29 |
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