JPH0215414Y2 - - Google Patents
Info
- Publication number
- JPH0215414Y2 JPH0215414Y2 JP16559383U JP16559383U JPH0215414Y2 JP H0215414 Y2 JPH0215414 Y2 JP H0215414Y2 JP 16559383 U JP16559383 U JP 16559383U JP 16559383 U JP16559383 U JP 16559383U JP H0215414 Y2 JPH0215414 Y2 JP H0215414Y2
- Authority
- JP
- Japan
- Prior art keywords
- power
- power supply
- transistor
- audio equipment
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 16
- 238000009499 grossing Methods 0.000 claims description 10
- 230000002265 prevention Effects 0.000 claims description 3
- 230000001934 delay Effects 0.000 claims 1
- 230000003111 delayed effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 238000007599 discharging Methods 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000033228 biological regulation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Noise Elimination (AREA)
Description
【考案の詳細な説明】
本考案は、AMからFMへの切替時のミユーテ
イングを確実なものとする電源立上り遅延回路に
関する。
イングを確実なものとする電源立上り遅延回路に
関する。
CPUで制御される電子同調型チユーナで、
AM／FM切替を電源系統で行なうものでは、
AMからFMへの切替時にCPUからのミユート信
号より早くFMチユーナの電源が立上つてしまう
と、スピーカからは切替時のノイズが発生する。
このためFMチユーナの電源回路に遅延機能を持
たせ、その立上りがミユーテイング期間になる様
に遅延させることが行われる。
AM／FM切替を電源系統で行なうものでは、
AMからFMへの切替時にCPUからのミユート信
号より早くFMチユーナの電源が立上つてしまう
と、スピーカからは切替時のノイズが発生する。
このためFMチユーナの電源回路に遅延機能を持
たせ、その立上りがミユーテイング期間になる様
に遅延させることが行われる。
第１図はその従来例で、ａは電源入力V1を抵
抗R1，R2およびコンデンサC1からなる遅延回路
で遅延させ、立上りの遅れた電源出力V2を得る
ものである。この回路は構成が簡単であるが、充
分な遅延時間を得るには電解コンデンサC1が200
〜300μFと大容量になり、小型化が図れない欠点
がある。また、直列抵抗R1，R2による電圧降下
（R1＋R2）ｉにより出力V2が次式のように低下す
る欠点もある。
抗R1，R2およびコンデンサC1からなる遅延回路
で遅延させ、立上りの遅れた電源出力V2を得る
ものである。この回路は構成が簡単であるが、充
分な遅延時間を得るには電解コンデンサC1が200
〜300μFと大容量になり、小型化が図れない欠点
がある。また、直列抵抗R1，R2による電圧降下
（R1＋R2）ｉにより出力V2が次式のように低下す
る欠点もある。
V2＝V1−（R1＋R2）ｉ
一方、ｂの回路では電圧降下をトランジスタ
Q1のコレクタ、エミツタ間飽和電圧VCESに抑え
られるが、ベース電流を流すための抵抗R1に不
要な電力損失が発生する欠点がある。また、この
回路も遅延時間を充分にとるにはコンデンサC1
の容量を大きくしなければならない。
Q1のコレクタ、エミツタ間飽和電圧VCESに抑え
られるが、ベース電流を流すための抵抗R1に不
要な電力損失が発生する欠点がある。また、この
回路も遅延時間を充分にとるにはコンデンサC1
の容量を大きくしなければならない。
本考案は、AM側の電源回路に平滑用として用
いられているコンデンサを利用してFM側の電源
の立上りを遅延させようとするものである。
いられているコンデンサを利用してFM側の電源
の立上りを遅延させようとするものである。
本考案は、電源切替スイツチを第１音響機器側
から第２音響機器側へ切替えた後、該第２音響機
器に対するミユート信号が発生されるまでの期間
は該第２音響機器に対する電源の立上りを遅延さ
せる回路において、エミツタが前記スイツチと接
続され、コレクタが前記第２音響機器の電源入力
端子に接続されたpnpトランジスタと、前記トラ
ンジスタのエミツタ、ベース間に接続された第１
の抵抗と、前記トランジスタのベースと前記第１
音響機器の電源平滑用コンデンサとの間に直列に
接続された第２の抵抗および逆流防止用ダイオー
ドとを備え、前記第１および第２の抵抗の分圧比
または前記平滑用コンデンサの放電時定数で前記
第２音響機器に対する電源の立上り遅延時間を設
定してなることを特徴とするが、以下図示の実施
例を参照しながらこれを詳細に説明する。
から第２音響機器側へ切替えた後、該第２音響機
器に対するミユート信号が発生されるまでの期間
は該第２音響機器に対する電源の立上りを遅延さ
せる回路において、エミツタが前記スイツチと接
続され、コレクタが前記第２音響機器の電源入力
端子に接続されたpnpトランジスタと、前記トラ
ンジスタのエミツタ、ベース間に接続された第１
の抵抗と、前記トランジスタのベースと前記第１
音響機器の電源平滑用コンデンサとの間に直列に
接続された第２の抵抗および逆流防止用ダイオー
ドとを備え、前記第１および第２の抵抗の分圧比
または前記平滑用コンデンサの放電時定数で前記
第２音響機器に対する電源の立上り遅延時間を設
定してなることを特徴とするが、以下図示の実施
例を参照しながらこれを詳細に説明する。
第２図は本考案の一実施例を示す構成図で、第
３図はその動作波形図である。第２図において、
S1はAM／FM切替スイツチで、これをＦ側に切
替えるとFMチユーナ１とCPU２に電源が投入さ
れ、Ａ側に切替えるとAMチユーナ３に電源が投
入される。COMは電源入力端子である。スイツ
チS1がＦ側に切替わるとCPU２からミユート信
号Muteが発生され、FMチユーナ１の出力がス
ピーカで再生されないようにする。しかし、ミユ
ート信号Muteが発生するにはCPU内の遅延時間
があるので、その前に第３図のV2′のようにFM
チユーナ１の電源が立上つてしまうと、ミユート
信号Muteが発生するまでの期間τにスピーカか
ら異音が発生する。
３図はその動作波形図である。第２図において、
S1はAM／FM切替スイツチで、これをＦ側に切
替えるとFMチユーナ１とCPU２に電源が投入さ
れ、Ａ側に切替えるとAMチユーナ３に電源が投
入される。COMは電源入力端子である。スイツ
チS1がＦ側に切替わるとCPU２からミユート信
号Muteが発生され、FMチユーナ１の出力がス
ピーカで再生されないようにする。しかし、ミユ
ート信号Muteが発生するにはCPU内の遅延時間
があるので、その前に第３図のV2′のようにFM
チユーナ１の電源が立上つてしまうと、ミユート
信号Muteが発生するまでの期間τにスピーカか
ら異音が発生する。
そこで本例ではpnp型トランジスタQ2と、その
誤動作防止および動作点設定用の抵抗R1と、同
じく動作点設定用の抵抗R2と、更に逆流防止用
のダイオードD1と、並びにAM側電源の平滑用コ
ンデンサC2を利用した遅延回路でFMチユーナ１
への電源V2の立上りを少なくともτだけ遅延さ
せる。即ち、スイツチS1をＡからＦへ切り替える
とトランジスタQ2のエミツタがＨ（ハイ）、ベー
スも抵抗R1を通してＨになる。このときコレク
タはＬ（ロー）であるからトランジスタQ2はオン
できず、出力V2は0Vである。一方、コンデンサ
C2はスイツチS1がＡ側にあつた期間に充電され
ていたので、該スイツチがＦ側に切換つた時点か
ら放電を開始する。放電経路はAMチユーナ３で
あるから、そのインピダンスをZ1とすると放電時
定数はC2・Z1となる。一般にZ1は大きいのでC2
が小さくても充分な時定数をとれる。通常の平滑
用コンデンサC2は1μF程度で済む。尚、平滑用コ
ンデンサC2は高周波パルス等の電源ノイズを除
去する、つまり接地する高周波信号用バイパス回
路であり、ダイオードD1等の接続による影響は
殆ど無い。コンデンサC2が放電を開始すると端
子電圧V3は初期値（V1と同じ）から低下し始め
る。この結果、トランジスタQ2のベース電位も
抵抗R2、ダイオードD1を通して低下し、エミツ
タ電位V1との電位差がVBE（0.7V程度）ついたと
きにトランジスタQ2は導通して出力V2にV1−
VCESの電圧を発生する。トランジスタQ2のベー
ス電位は、C2，Z1を一定とすればR1，R2の分圧
比に依存するので、R1／R2を小にすることでV2
の立上りを遅くできる。つまり、第３図の波形例
ではV2の立上りをミユート信号Muteの立上りま
で遅延させているが、これをミユート信号の立下
りまでの間で任意に遅延させ得る。尚、第２図に
おいては回路上、スイツチS1がＦ側の時、AMチ
ユーナ３に電源が供給されるが、抵抗R1，R2の
値を充分大きくすることによりAMチユーナ３に
加わる電圧をAMチユーナ３の動作電圧より低く
することができ、問題はない。
誤動作防止および動作点設定用の抵抗R1と、同
じく動作点設定用の抵抗R2と、更に逆流防止用
のダイオードD1と、並びにAM側電源の平滑用コ
ンデンサC2を利用した遅延回路でFMチユーナ１
への電源V2の立上りを少なくともτだけ遅延さ
せる。即ち、スイツチS1をＡからＦへ切り替える
とトランジスタQ2のエミツタがＨ（ハイ）、ベー
スも抵抗R1を通してＨになる。このときコレク
タはＬ（ロー）であるからトランジスタQ2はオン
できず、出力V2は0Vである。一方、コンデンサ
C2はスイツチS1がＡ側にあつた期間に充電され
ていたので、該スイツチがＦ側に切換つた時点か
ら放電を開始する。放電経路はAMチユーナ３で
あるから、そのインピダンスをZ1とすると放電時
定数はC2・Z1となる。一般にZ1は大きいのでC2
が小さくても充分な時定数をとれる。通常の平滑
用コンデンサC2は1μF程度で済む。尚、平滑用コ
ンデンサC2は高周波パルス等の電源ノイズを除
去する、つまり接地する高周波信号用バイパス回
路であり、ダイオードD1等の接続による影響は
殆ど無い。コンデンサC2が放電を開始すると端
子電圧V3は初期値（V1と同じ）から低下し始め
る。この結果、トランジスタQ2のベース電位も
抵抗R2、ダイオードD1を通して低下し、エミツ
タ電位V1との電位差がVBE（0.7V程度）ついたと
きにトランジスタQ2は導通して出力V2にV1−
VCESの電圧を発生する。トランジスタQ2のベー
ス電位は、C2，Z1を一定とすればR1，R2の分圧
比に依存するので、R1／R2を小にすることでV2
の立上りを遅くできる。つまり、第３図の波形例
ではV2の立上りをミユート信号Muteの立上りま
で遅延させているが、これをミユート信号の立下
りまでの間で任意に遅延させ得る。尚、第２図に
おいては回路上、スイツチS1がＦ側の時、AMチ
ユーナ３に電源が供給されるが、抵抗R1，R2の
値を充分大きくすることによりAMチユーナ３に
加わる電圧をAMチユーナ３の動作電圧より低く
することができ、問題はない。
以上述べたように本考案によれば、例えば、
AMチユーナ・FMチユーナにおいて、FM専用
に大容量のコンデンサを必要とせず、AM電源平
滑用のコンデンサを用いてFM電源の立上りを遅
延させることができるので、FMチユーナの切替
時のミユーテイング効果を損なわず、しかも遅延
回路の小型化および低価格化が図れる利点があ
る。
AMチユーナ・FMチユーナにおいて、FM専用
に大容量のコンデンサを必要とせず、AM電源平
滑用のコンデンサを用いてFM電源の立上りを遅
延させることができるので、FMチユーナの切替
時のミユーテイング効果を損なわず、しかも遅延
回路の小型化および低価格化が図れる利点があ
る。
第１図は従来の電源立上り遅延回路の異なる例
を示す回路図、第２図は本考案の一実施例を示す
回路図、第３図はそのタイムチヤートである。 図中、１はFMチユーナ、２はCPU、３はAM
チユーナ、C2はその電源平滑用コンデンサ、S1
はAM／FM電源切替スイツチ、Q2はpnp型トラ
ンジスタ、R1，R2はベース電位規定用抵抗、D1
は逆流防止用ダイオードである。
を示す回路図、第２図は本考案の一実施例を示す
回路図、第３図はそのタイムチヤートである。 図中、１はFMチユーナ、２はCPU、３はAM
チユーナ、C2はその電源平滑用コンデンサ、S1
はAM／FM電源切替スイツチ、Q2はpnp型トラ
ンジスタ、R1，R2はベース電位規定用抵抗、D1
は逆流防止用ダイオードである。
Claims (1)
- 【実用新案登録請求の範囲】 電源切替スイツチを第１音響機器側から第２音
響機器側へ切替えた後、該第２音響機器に対する
ミユート信号が発生されるまでの期間は該第２音
響機器に対する電源の立上りを遅延させる回路に
おいて、 エミツタが前記スイツチと接続され、コレクタ
が前記第２音響機器の電源入力端子に接続された
pnpトランジスタと、 前記トランジスタのエミツタ、ベース間に接続
された第１の抵抗と、 前記トランジスタのベースと前記第１音響機器
の電源平滑用コンデンサとの間に直列に接続され
た第２の抵抗および逆流防止用ダイオードとを備
え、 前記第１および第２の抵抗の分圧比または前記
平滑用コンデンサの放電時定数で前記第２音響機
器に対する電源の立上り遅延時間を設定してなる
ことを特徴とする電源立上り遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16559383U JPS6074350U (ja) | 1983-10-26 | 1983-10-26 | 電源立上り遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16559383U JPS6074350U (ja) | 1983-10-26 | 1983-10-26 | 電源立上り遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6074350U JPS6074350U (ja) | 1985-05-24 |
| JPH0215414Y2 true JPH0215414Y2 (ja) | 1990-04-25 |
Family
ID=30362748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16559383U Granted JPS6074350U (ja) | 1983-10-26 | 1983-10-26 | 電源立上り遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074350U (ja) |
-
1983
- 1983-10-26 JP JP16559383U patent/JPS6074350U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6074350U (ja) | 1985-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS614310A (ja) | レベルシフト回路 | |
| US5760641A (en) | Controllable filter arrangement | |
| JPH0215414Y2 (ja) | ||
| JPS61195025A (ja) | 信号処理装置 | |
| JPS628972B2 (ja) | ||
| JPS5924225Y2 (ja) | テレビジヨン受像機のミユ−テイング回路 | |
| JPS6327479Y2 (ja) | ||
| JPH039391Y2 (ja) | ||
| JPH018026Y2 (ja) | ||
| KR900006815Y1 (ko) | Vcr의 영상출력시 멜로디 자동 차단회로 | |
| KR900004784Y1 (ko) | 오디오 기기의 전자식 볼륨용 페이드인/아우트 제어장치 | |
| JPS6122345Y2 (ja) | ||
| JPS5840666Y2 (ja) | Ｆｍ受信機の雑音消去回路 | |
| JPH10341114A (ja) | 増幅器の電源電圧切換装置 | |
| JPS6345051Y2 (ja) | ||
| JPH073700Y2 (ja) | ミューティング回路 | |
| JP2570864B2 (ja) | チャージポンプ回路 | |
| JPS5838691Y2 (ja) | シヤントレギユレ−タ−ツキ オ−デイオアウトカイロ | |
| JPH0453065Y2 (ja) | ||
| JPH0332117Y2 (ja) | ||
| KR940007547Y1 (ko) | 슈우도사운드스위치 온(on)시 팝(pop) 노이즈제거회로 | |
| KR870000666Y1 (ko) | 모니터의 동기신호 자동 적응 회로 | |
| JPS5850655Y2 (ja) | Ｐｌｌマルチプレックス復調回路 | |
| JPH04225684A (ja) | ディスパーサル除去回路 | |
| KR940001394Y1 (ko) | 모노(Mono) 신호의 지연효과를 이용한 스테레오(Stereo) 전환회로 |