JPS5997231A - 位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は入力信号に同期した信号を発生する位相同期回
路（以下ＰＬＬと云う）で、特に同期引き込み時間を短
縮したＰＬＬに関する。

磁気記録再生装置等においては磁気記録媒体上ツタを作
成するために、従来、第１図に示すようなＰＬＬ回路を
用いている。同図において、記録媒体上から読み出され
たアナログ入力信号Ａｉは波形整形回路１によりパルス
化されてデータパルスＤｐとして位相比較器２に供給さ
れる。位相比較器２において電圧制御発振器４の出力信
号ｆ。とデータパルスＤｐとの位相が比較され位相誤差
電圧信号Ｖｅとしてループフィルタ３に供給され、この
振巾位相特性によりＰＬＬの応答特性、同期特性が決定
される。電圧制御発振器４はループフィルタ３の出力す
なわち制御電圧Ｅｃによりその発振周波数がコントロー
ルされて読み出しクロックｆ。を発生する。このように
構成されたＰＬＬにおいて入力信号が途切れた場合、た
とえば再生信号のドロップアウトやデータの継ぎ目等に
より入力信号が途切れたような場合ＰＬＬは閉ループと
しての特性が失なわれ、出力である読み出しクロックｆ
。の周波数あるいは位相はループフィルタ３の持つ時定
数により変化してしまう。その後入力信号が回復して正
規なデータパルスＤｐがＰＬＬに入力されてもＭｔみ出
しクロックｆ。の位相あるいは周波数はずれており、再
度引き込み動作を行う必要がある。

しかしながらこのＰＬＬはその入力信号であるデータパ
ルスＤｐにパルス欠けがあっても睨み出しタロツクｆ。

が得られるように位相比較器２の位相比較範囲が±１８
０°以内に制限されており、データパルスＤｐが存在す
る時のみ位相比較が行なわれるように構成されているの
で、ひとたびＰＬＬの同期かはづれて読み出しタロツク
ｆｏの周波数が変化してしまうと再び周波数あるいは位
相が一致するまでにはかなりの時間を要してしまう。し
たがって入力信号が途切れたことにより読み出しクロッ
クｆｏが得られない時間は信号が途切れている時間以上
に長くなり、この信号によりデータを復調した場合には
そのデータ欠落時間が等測的に拡大されてしまうことに
なる。

本発明の目的は上述したような問題を効果的に解決し、
ＰＬＬの入力信号が何らかの原因で途切れてもその俊速
やかに周波数引き込みおよび位相引き込みを行なわせ、
かつ安定した読み出しクロックｆ。が得られるＰＬＬを
提供することにある。

すなわち、本発明によればＰＬＬを、電圧制御発振器、
ループフィルタ、位相比較範囲を±１８００以内に制限
した第１の位相比較器および位相比較範囲を全位相範囲
に拡大した第２の位相比較器により構成し、さらに、所
定の入力パルス信号を受けてそのパルス欠けを補間する
ための共振器と、前記第１および第２の位相比較器の出
力を受けてそのいづれかの信号を選択してループフィル
タに供給する誤差信号切換回路と、前記第２の位相比較
器の出力である位相誤差信号を受けて本ＰＬＬが非同期
状態であることを検出して前記誤差信号切換回路を駆動
するための切換信号を発生する切換信号発生回路とを設
け、前記第１の位相比較器には所定の入力パルス信号を
、また前記第２の位相比較器には前記共振器の出力信号
をそれぞれ入力し、本ＰＬＬが非同期状態になった場合
には前記第２の位相比較器の出力が選択されるように構
成することによって本発明の目的を達成することができ
る。

以下本発明について図面を用いて詳しく説明する。

第２図は磁気記録再生装置における本発明の一実施例を
示すブロック図である。本発明のＰＬＬはアナログ入力
信号Ａｓを受けてデータパルスＤｐをつくり出す波形整
形回路１と、データパルスを入力してそのデータのパル
ス欠けを補間するための共振器５と、位相比較範囲が±
１８００以内に制限された第１の位相比較器２と、位相
比較範囲が全位相範囲すなわち±３６０°以上にまで拡
大された第２の位相比較器６と、誤差信号切換回路８と
、ＰＬＬ　の非同期状態を検出して切換信号を発生する
切換信号発生回路７と、ループフィルタ３および電圧制
御発振器４とから構成されている。

第３図は波形整形回路１の一実施例を示す接続図であり
、コンパレータ１０１と遅延回路１０２および２人力排
他的論理和回路１０３（以下ＨＸＯ几と云う）とから成
り、コンパレータ１０１の出力は遅延回路１０２に接続
されるとともにＥＸＯＲ１０３の第１の入力ビンに接続
され、遅延素子１０２の出力はＥＸＯＲ１０３の第２の
入力ビンに接続されている。

第９図は第３図に示す各部の波形を示す図である。アナ
ログ入力信号Ａｉは磁気記録媒体上の磁化反転位置に対
応して中心電位を横切るように波形等価されたものであ
る。アナログ入力信号Ａｉはコンパレータ１０１に入力
され、中心電位で反転するパルス信号Ｐ、となり遅延回
路１０２およびＥＸＯＲ１０３の第１の入力ビンに入力
される。パルス信号Ｐ、は遅延回路１０２で〜なる時間
遅延されてパルス信号Ｐ２となりＥＸＯＲ１０３の第２
の入力ピンに入力される。その結果、ＥＸＯＲ１０３の
出力ビンにはパルス巾がＰＷなるデータパルスＤｐが出
力され、第１の位相比較器２および共振器５に供給され
る。

遅延回路１０２における遅延時間Ｐｗは後段の位相比較
器２における位相比較効率を最良にするため、および共
振器に供給する信号の基本周波数成分を最大にするため
、データパルス１周期分の２分の１に設定される。

第４図は共振器５の一実施例を示す接続図であり、入力
抵抗５０１、コンデンサ５０２、インダクタ５０３、結
合コンデンサ５０４、負荷抵抗５０５およびコンパレー
タ５０６から成り、入力抵抗５０１の一端がコンデンサ
５０２とインダクタ５０３および結合コンデンサ５０４
の一端に共通に接続され、コンデンサ５０２およびイン
ダクタ５０３の他端は接地され、結合コンデンサ５０４
の他端はコンパレータ５０６の正入力端子に接続される
とともに負荷抵抗５０５を介して接地され、またコンパ
レータ５０６の負入力端子が直接接地されて構成される
。コンデンサ５０２とインダクタ５０３はＬＣ共振回路
を構成しており、その共振周波数は入力信号であるデー
タパルスＤｐのデータ周期”、／’２Ｐｗになるよう設
定される。

第１０図は第４図に示す各部の波形を示す図である。デ
ータパルスＤｐは入力抵抗５０１を介してＬＣ共振回路
に入力され、はぼ基本周波数の正弦波様の連続した信号
となり、さらに結合コンデンサ５０４によりその直流分
が除去されてＯｖを中心電位とするアナログ信号Ｐ、と
なってコンパレータ５０６の正入力端子に供給される。

その結果、アナログ信号Ｐ、はコンパレータ５０６によ
りパルス化されてほぼ一定周波数のパルス信号Ｐｆとな
って出力される。以上のよ・うにしてこの共振器５によ
りその入力信号であるデータパルスＤｐのパルス欠ケを
補間することができる。また共振器５におけるＱの値は
装置からの再生信号における周波数ずれをカバニするた
めあまり大きな値にすることはできず、お」６よそ３０
８度に設定している。

第５図は第１の位相比較器２の一実施例を示す接続図で
あり、データパルスＤｐと電圧制御発振器４の出力であ
る読み出しクロックｆ。との位相を比較し位相誤差パル
スｅ１およびへ　を出力する回路で、２ゲのＡＮＤゲー
ト２０１および２０２とからデータパルスＤｐはＡＮＤ
ゲーイー２０１の第１の入力ピンとＡＮＤゲート２０２
の第１の入力ピンとに入力され、また読み出しタロツク
ｆ０はＡＮＤゲート２０２の第２の入力ピンに入力され
、さらに反転読み出しクロックｆ０がＡＮＤゲート２０
１の第２の入力ピンに入力される。したがって位相誤差
成分はＡＮＤゲート２０１および２０２の出力に位相誤
差パルスｅ１およびｅ２としてそれぞれ出力される。

この第１の位相比較器２は第１１図に示す特性のような
±１８００の位相範囲において三角波様の位相比較特性
を有しており、したがって第１の位相比較器２は入力の
データパルスＤｐが存在するときのみ位相比較動作を行
なわせることができ、入力データにパルス欠けが存在し
てもＰＬＬを語動作させることはない。

第６図は第２の位相比較器６の一実施例を示す図であり
、遅延回路６０１とＤタイプフリップフロップ６０２お
よび６０３と２人力ＮＡＮＤゲート６０４とから成り、
共振器５の出力パルス信号Ｐｆと読み出しクロックｆ。

との位相差を±３６００を越える範囲まで拡大して比較
し、位相誤差パルスｅ３およびｅ４を出力する回路であ
る。第２の位相比較器６は遅延回路６０１の出力がＤタ
イプフリップフロップ６０２のクロック端子に接続され
、Ｄタイプフリップフロップ６０２のＱ出力端子が２人
力ＮＡＮＤゲート６０４の第１の入力ピンに接続され、
Ｄタイプフリップフロップ６０３のＱ出力端子が２人力
ＮＡＮＤゲート６０４の第２の入力ピンに接続され、２
人力ＮＡＮＤゲートの出力端子がＤタイプフリップフロ
ップ６０２および６０３のそれぞれのリセット端子に接
続され、さらにＤタイプフリップフロップ６０２および
６０３のそれぞれのＤ入力端子が互いに接続されるとと
もに抵抗６０５を介して正電源に接続さ共振器５の出力
パルス信号Ｐｆは遅延回路６０１によりデータパルスＤ
ｐに対してＰｗ／２だけ遅れるように位相調整されてＤ
タイ、プフリップフロップ６０２のクロック端子に入力
される。この遅延回路６０１による位相調整は第１の位
相比較器２における位相比較タイミングと第２の位相比
較器６における位相比較タイミングとを一致させ、後段
の誤差信号切換回路においてその切換時に不要な誤差パ
ルスを生じさせないようにするために行なわれる。フリ
ップフロップ６０２および６０３はそれぞれのクロック
端子の入力信号すなわち信号Ｐ４および読み出しタロツ
クｆｏの立ち上りエツジでそれぞれのＤ入力端子のレベ
ルすなわちハイレベルを取り込み、それぞれのＱ出力端
子をハイレベルとする。

それぞれのＱ出力端子が共にハイレベルとなるとＮＡＮ
Ｄゲート６０４の出力ピンの信号Ｐ、がローレベルとな
ってＤタイプフリップフロップ６０２および６０３がリ
セットされてそれぞれのＱ出力端子はローレベルになる
。したがって位相誤差成分はＤタイプフリップフロップ
６０２および６０３のそれぞれのＱ出力端子に現われる
位相誤差パルスｅ３およびｅ４におけるパルス巾の差と
して出力される。この第２の位相比較器６においてはそ
の入力信号である共振器５の出力パルスＰｆと読み出し
クロックｆｏとの間に周波数差が存在する場合、すなわ
ちＤタイプフリップフロップ６０２および６０３のどち
らか一方のフリップフロップのクロック入力端子に１周
期分の連続した立ち上りエツジが入力される間に他方の
フリップフロップのクロック入力端子に立ち上りエツジ
が１つも入力されない場合、前者のフリップフロップの
Ｑ出力端子におけるレベルはハイレベルを保ち続け、他
方のフリップフロップのクロック入力端子に立ち上りエ
ツジが入力されるまでそのハイレベル状態が続く。シタ
力って第２の位相比較器は第１２図をこ示すように±３
６００を越える全位相範囲において一定の傾斜を持った
位相比較特性を有することになり、その出力である位相
誤差パルスｅ３およびｅ４には等測的に入力信号におけ
る周波数誤差成分が含まれることになる。− 第７図は切換信号発生回路７の一実施例を示す接続図で
あり、差動入力型の演算増巾器によるアクティブローパ
スフィルタ７０１と、第１および第２のコンパレータ７
０２および７０３と、２人力ＯＲゲート７０４と、再起
動可能な単安定マルチバイブレーク７０５とＤタイプフ
リップフロップ７０６とから成り、アクティブローパス
フィルタ７ｏ１ノ出カ端子が第１のコンパレータ７０２
の正入力端子および第２のコンパレータ７０３の負入力
端子に共通に接続され、第１のコンパレータ７０２の負
入力端子には＋ＶＴ、、なる電圧が、また第２のコンパ
レータ７０３の正入力端子には一■釘Ｉなる電圧が印加
され、第１および第２のコンパレータ７０２および７０
３の出力端子がそれぞれ２人力ＯＲイー１−７０４の入
力端子に接続され、２人カＯＲゲートの出力端子が単安
定マルチバイブレータ７０５の入力端子に接続され、さ
らに単安定マルチバイブレータ７０５のＱ出力端子がＤ
タイプフリップフロップ７０６のＤ入力端子に接続され
て構成される。

第１３図は第７図の各部の波形を示す図である。

切換信号発生回路７は第２の位相比較器６の出力信号で
ある位相誤差パルスｅ、およびｅ４を入力して、それら
の信号の状態からＰＬＬが非同期状態になったことを検
出して、ＰＬＬに再同期、すなわち周波数引き込みおよ
び位相引き込みを行なわせるために誤差信号切換回路８
を駆動する切換信号Ｐｓを発生する回路である。ＰＬＬ
が何らかの原因で非同期状態になると第２の位相比較器
６の出力である位相誤差パルスｅ、およびｅ４の間には
第１３図に示すようにそれぞれのパルス巾に差が生じる
。

この位相誤差パルスｅ、およびｅ４はそれぞれアクティ
ブローパスフィルタ７０１の正および負の入力端子に加
えられてアナログ的に減算され、さらにローパス効果に
より位相誤差成分が電圧レベルに変換され誤差電圧信号
Ｐ８となる。この誤差電圧信号Ｐ８は第１および第２の
コンパレータ７０２および７０３に入力され、その電位
がＯｖを中心に±ＶＴＲを越えた時第１および第２のコ
ンパレータ７０２および７０３のいづれかの出力がハイ
レベルとなり、したがって２人力ＯＲゲート７０４の出
力がハイレベルとなる。すなわち２人力ＯＲゲート７０
４の出力信号Ｐ０がＰＬＬの非同期状態を示すことにな
る。

このとき第１および第２のコンパレータ７０２および７
０３に加えられる比較基準電圧±ＶＴＲは、正負にそれ
ぞれ等しい電位で、その値は第２の位相比較器６の入力
信号であるパルス信号Ｐｆおよび読み出しクロックｆ。

との間で常に９０°の位相差が生じた時に得られる誤差
電圧信号Ｐ８の電位に設定される。

すなわち第１の位相比較器２において検出可能な最大位
相誤差電圧に相当する。２人力ＯＲゲート７０４の出力
信号Ｐ、は単安定マルチバイブレーク７０５に入力され
、その立ち上りエツジからタイミングコンデンサ７０７
およびタイミング抵抗７０８により決まる時定数Ｔ１の
期間ハイレベルとなる信号Ｐ１ｏがＱ出力部子に出力さ
れる。この信号ＰＩＧはＤタイプフリップフロップ７０
６により読み出しクロックＣの立ち上りエツジすなわち
非位相比較エツジで同期されて誤差信号切換回路８を駆
動する切換信号Ｐ５およびＰｓとしてＤタイプフリップ
フロップ７０６のＱおよびＱ出力端子より出力される。

上記時定数ＴＩの値はＰＬＬの引き込み特性を考慮して
決定されるがおおよそＰＬＬ、の引き込み時定数の２倍
程度に選ばれる。

第８図は誤差信号切換回路８の一実施例を示す接続図で
あり、第１の位相比較器２からの位相誤差パルスｅ１お
よびｅ２と、第２の位相比較器６からの位相誤差パルス
ｅ３およびｅ４と、切換信号発生回路７からの切換信号
ＰｓおよびＰｓとを入力して、この切換信号Ｐｓおよび
Ｐｓにより前記位相誤差パルスｅ、およびｅ２あるいは
ｅ、およびｅ４のいづれかを選択し、位相誤差電圧信号
■ｅとしてループフィルタ３に供給する回路で、４つの
２人力ＡＮＤケート　８０１，８０２，８０３および８
０４と２つの２人力ＯＲゲ’＝　）　８０５および８０
６とチャージポンプ８０７とから構成される。

位相誤差パルスｅ１　ｐ　ｅ２＋　ｅ３およびｅ４が２
人力ＡＮＤゲート８０１，８０２，８０３および８０４
のそれぞれの第１の入力ピンに入力され、切換信号Ｐｓ
が２人力ＡＮＤゲート８０１と８０２のそれぞれの第２
の入力ピンに共通に入力され、また切換信号Ｐｓが２人
力ＡＮＤゲート８０３と８０４のそれぞれの第２の入力
ピンに共通に入力される。また２人力ＡＮＤゲート８０
１および８０２のそれぞれの出力ビンは２人力ＯＲゲー
ト８０５および８０６のそれぞれの第１の入力ピンに接
続され、２人力ＡＮＤイー）　８０３および８０４のそ
れぞれの出力ビンは２人力ＯＲゲート８０５および８０
６のそれぞれの第２の入力ピンに接続されており、切換
信号Ｐｓがハイレベル（Ｐ；はローレベル）のときすな
わち切換信号発生回路７においてＰＬＬが非同期状態で
あることが検出−されてから時定数Ｔ、の期間において
は位相誤差パルスｅ３およびｅ４が２人力ＯＲゲート８
ｏ５および８０６の出力ピンにそれぞれ出力され、また
切換信号Ｐｓがローレベル（Ｐｓはハイレベル）のトキ
ハ位相誤差パルスｅ１およびｅ、が２人力ＯＲゲート８
０５および８０６の出力ピンにそれぞれ出力される。

２人力ＯＲゲート８０５および８０６の出力信号Ｐ６お
よびＰ、はそれぞれチャージポンプ８０７の第１および
第２の入力ピンに入力されてアナログ的に減算され位相
誤差電圧信号■ｅとしてル−プフイルり３に供給される
。

ループフィルタ３および電圧制御発振器４の構成は従来
のものと同様であるので説明を省略する。

前述のように本発明のＰＬＬにおいては入力信号Ａｉに
大きなドロップアウトが生じるなどしてＰＬＬ　が非同
期状態になったときその後ある一定の期間広範囲な位相
比較特性を持った第２の位相比較器６を含むＰＬＬが構
成されるので、等測的にループゲインが増すことになり
ＰＬＬにおける再引き込み動作、特に周波数引き込み動
作を非常に速くすることができて、入力信号のドロップ
アウトによる復調データの損害を最少限に押さえること
ができる。また通常のデータ再生時には従来と同様に位
相比較範囲が±１８０°以内に狭められた第１の位相比
較器を含むＰＬＬが構成されるので入力のデータパルス
Ｄｐにパルス欠けが存在しても安定した読み出しクロッ
クｆ。を得ることができる０ 以上述べてきたように本発明によれば従来のＰＬＬ　に
パルス欠けを補間する共振器５と、広範囲な位相比較範
囲を有した第２の位相比較器６と、ＰＬＬの非同期状態
を検出して切換信号Ｐｓを発生する切換信号発生回路７
とを附加し、ＰＬＬが非同期状態に陥った時には第２の
位相比較器６を含むＰＬＬを構成することによって引き
込み時間が速くしかも安定した読み出しクロックｆｏが
得られるＰＬＬを提供することができ、本発明による作
用効果は非常に大である。なお、本発明は入力信号にド
ロップアウトの多い磁気記録再生装置において非常に有
効であるが、他の分野たとえば通信あるいは自動制御装
置等においても応用できる。

また、ＰＬＬを構成する各要素においてその回路の実現
方法等、本発明の主旨を逸脱しない範囲での変更は行い
得る。

【図面の簡単な説明】

第１図は従来のＰＬＬを示すブロック図、第２図は本発
明の一実施例を示すブロック図、第３図は波形整形回路
の一実施例を示す接続図、第４図は共振器の一実施例を
示す接続図、第５図は第１の位相比較器の一実施例を示
す接続図、第６図は第２の位相比較器の一実施例を示す
接続図、第７図は切換信号発生回路の一実施例を示す接
続図、第８図は誤差信号切換回路の一実施例を示す接続
図、第９．１０．１３および１４図は本発明の一実施例
の動作を説明する波形図、第１１図は第１の位相比較器
の位相比較特性を説明するための図、第１２図は第２の
位相比較器の位相比Ｖ特性を説明するための図である。 それぞれの図において、１；波形整形回路、２；第１の
位相比較器、３；ループフィルタ、。 ４；電圧制御発振器、５；共振器、６；第２の位相比較
器、７；切換信号発生回路、８；誤差信号第１図 ８２図 第　３　図 第４図 第５図 つ 第７図 第９図 第１０図 第１１図 第１２図 第１３図 第１４図 ア

Claims (1)

【特許請求の範囲】
1. 外部からの入力信号に同期した出力信号を発生する位相
   同期回路において、制御信号に応じて周波数が変化する
   電圧制御発振器と、前記電圧制御発振器の出力パルスと
   前記入力信号のパルスとの位相を±１８０°以内の位相
   比較範囲において比較する第１の位相比較器と、前記入
   力信号におけるパルス欠けを補間するための共振器と、
   前記共振器の出力パルスと前記電圧制御発振器の出力パ
   ルスとの位相を全位相比較範囲において比較する第２の
   位相比較器と、前記第１および第２の位相比較器の出力
   を受けてそのいづれかの信号を選択して出力する誤差信
   号切換回路と、前記誤差信号切換回路の出力である位相
   誤差信号に応じて前記電圧制御発振器の制御信号をつく
   り出すループフィルタと、前記第２の位相比較器の出力
   信号を受けて前記電圧制御発振器出力信号が前記入力信
   号に対して非同期状態であるか否かを検出して切換信号
   を発生する切換信号発生回路とから構成され、前記電圧
   制御発振器が非同期状態にあるときには前記切換信号に
   より前記誤差信号切換回路が駆動されて前記第２の位相
   比較器の出力が選択されることを特徴とする位相同期回
   路。