JPH0159669B2 - - Google Patents
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- JPH0159669B2 JPH0159669B2 JP55132526A JP13252680A JPH0159669B2 JP H0159669 B2 JPH0159669 B2 JP H0159669B2 JP 55132526 A JP55132526 A JP 55132526A JP 13252680 A JP13252680 A JP 13252680A JP H0159669 B2 JPH0159669 B2 JP H0159669B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- channel
- data
- signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000013075 data extraction Methods 0.000 claims description 14
- 239000000284 extract Substances 0.000 claims description 2
- 230000000630 rising effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
- G11B5/09—Digital recording
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
カラー映像信号がデジタル化されて記録再生さ
れる装置すなわちデジタルVTRや、データレコ
ーダ、又は磁気デイスク記録再生装置等におい
て、デジタルデータを変調して高密度記録するに
あたつては、いわゆるセルフクロツクが可能な変
調方式が一般に用いられている。
れる装置すなわちデジタルVTRや、データレコ
ーダ、又は磁気デイスク記録再生装置等におい
て、デジタルデータを変調して高密度記録するに
あたつては、いわゆるセルフクロツクが可能な変
調方式が一般に用いられている。
そして、この記録されたデジタル信号の再生
時、再生デジタル信号からデータを抽出する場合
には、PLL等によつて、再生デジタル信号から
データ抽出用クロツクが形成されるようになされ
ている。
時、再生デジタル信号からデータを抽出する場合
には、PLL等によつて、再生デジタル信号から
データ抽出用クロツクが形成されるようになされ
ている。
ところで、例えばデジタルVTRでカラー映像
信号をデジタル記録するとき、デジタル化された
カラー映像信号をそのまま記録したのでは記録信
号のビツトレイトが高くなつてしまい、テープの
消費量が多くなるという不都合を生じる。そこ
で、一般にデジタル化した映像信号を記録するに
あたつてはデジタル信号を複数のチヤンネルに分
配し、これを複数の回転磁気ヘツドによりマルチ
トラツクとして記録するようにしている。
信号をデジタル記録するとき、デジタル化された
カラー映像信号をそのまま記録したのでは記録信
号のビツトレイトが高くなつてしまい、テープの
消費量が多くなるという不都合を生じる。そこ
で、一般にデジタル化した映像信号を記録するに
あたつてはデジタル信号を複数のチヤンネルに分
配し、これを複数の回転磁気ヘツドによりマルチ
トラツクとして記録するようにしている。
したがつて、再生時、データを抽出する場合に
はチヤンネル数分のデータ抽出用クロツクが必要
となる。そこで、一般的にはチヤンネル数だけ
PLLが設けられることになるが、それでは回路
規模が大きくなつてしまう。
はチヤンネル数分のデータ抽出用クロツクが必要
となる。そこで、一般的にはチヤンネル数だけ
PLLが設けられることになるが、それでは回路
規模が大きくなつてしまう。
この発明は、チヤンネル数分のデータ抽出用ク
ロツクを形成するに当たつて、できるだけ回路規
模を小さくできるようにしたものを提供しようと
するものである。
ロツクを形成するに当たつて、できるだけ回路規
模を小さくできるようにしたものを提供しようと
するものである。
すなわち、デジタル信号は複数チヤンネルに分
配されて記録されるも、各チヤンネルの再生ビツ
ト周波数は互いに等しいものであるから、この発
明ではこの点に着目して、各チヤンネル毎のデー
タ抽出用クロツクを得るに、先ず、いずれか１チ
ヤンネルの再生信号のビツト周波数に等しいクロ
ツクを作成し、このクロツクの位相を各チヤンネ
ルの再生信号の位相にそれぞれ合わせることによ
つて得るようにして、構成を簡素化したものであ
る。
配されて記録されるも、各チヤンネルの再生ビツ
ト周波数は互いに等しいものであるから、この発
明ではこの点に着目して、各チヤンネル毎のデー
タ抽出用クロツクを得るに、先ず、いずれか１チ
ヤンネルの再生信号のビツト周波数に等しいクロ
ツクを作成し、このクロツクの位相を各チヤンネ
ルの再生信号の位相にそれぞれ合わせることによ
つて得るようにして、構成を簡素化したものであ
る。
以下、この発明回路の一例を図を参照しながら
説明しよう。
説明しよう。
この例はデジタルVTRの再生系であつて、デ
ジタル映像信号はＡ、Ｂ、Ｃ、Ｄの４チヤンネル
に分配された場合である。
ジタル映像信号はＡ、Ｂ、Ｃ、Ｄの４チヤンネル
に分配された場合である。
デジタル映像信号は、回転軸方向に順次ずらさ
れてほぼインライン状に設けられた４個の回転ヘ
ツドによつて、１フイールドにつき４本のトラツ
クとして記録されている。
れてほぼインライン状に設けられた４個の回転ヘ
ツドによつて、１フイールドにつき４本のトラツ
クとして記録されている。
このようにして、４トラツクに分配されて記録
されたＡ、Ｂ、Ｃ、D4チヤンネルのデジタル映
像信号は、やはり回転軸方向に順次ずらされてほ
ぼインライン状に設けられた４個の再生用回転ヘ
ツド１Ａ，１Ｂ，１Ｃ，１Ｄによつてそれぞれ再
生され、それぞれアンプ２Ａ，２Ｂ，２Ｃ，２
Ｄ、再生イコライザ回路３Ａ，３Ｂ，３Ｃ，３Ｄ
を通じて比較器４Ａ，４Ｂ，４Ｃ，４Ｄに供給さ
れて波形整形され、ほぼ矩形状信号SA，SB，SC，
SDにされる。
されたＡ、Ｂ、Ｃ、D4チヤンネルのデジタル映
像信号は、やはり回転軸方向に順次ずらされてほ
ぼインライン状に設けられた４個の再生用回転ヘ
ツド１Ａ，１Ｂ，１Ｃ，１Ｄによつてそれぞれ再
生され、それぞれアンプ２Ａ，２Ｂ，２Ｃ，２
Ｄ、再生イコライザ回路３Ａ，３Ｂ，３Ｃ，３Ｄ
を通じて比較器４Ａ，４Ｂ，４Ｃ，４Ｄに供給さ
れて波形整形され、ほぼ矩形状信号SA，SB，SC，
SDにされる。
そして、例えばＡチヤンネルの信号SAが単一
のクロツク信号形成回路、図の例ではAFC回路
１０に供給される。
のクロツク信号形成回路、図の例ではAFC回路
１０に供給される。
このAFC回路１０は再生信号SAのビツト周波
数、すなわち、第２図に示すように再生信号SA
の１ビツト期間を１周期とする信号周波数を中心
周波数とする可変周波数発振器１１を有し、この
可変周波数発振器１１よりのクロツクCK0が分周
器１２で1/2分周され、この分周器１２の出力信
号が鋸歯状波形成回路１３に供給されて鋸歯状波
電圧ESが形成される。一方、信号SAはAFC回路
１０のパルス形成回路１４に供給され、これより
信号SAの例えば立ち上がり時点において、幅狭
のパルスSpが得られる。そしてサンプリングホー
ルド回路１５において、鋸歯状波電圧ESがパルス
Spによりサンプリングされるとともに、そのサン
プル値がホールドされ、そのホールド電圧が可変
周波数発振器１１に供給されて、その出力クロツ
クCK0が信号SAのビツト周波数に正しく一致する
ように制御される。
数、すなわち、第２図に示すように再生信号SA
の１ビツト期間を１周期とする信号周波数を中心
周波数とする可変周波数発振器１１を有し、この
可変周波数発振器１１よりのクロツクCK0が分周
器１２で1/2分周され、この分周器１２の出力信
号が鋸歯状波形成回路１３に供給されて鋸歯状波
電圧ESが形成される。一方、信号SAはAFC回路
１０のパルス形成回路１４に供給され、これより
信号SAの例えば立ち上がり時点において、幅狭
のパルスSpが得られる。そしてサンプリングホー
ルド回路１５において、鋸歯状波電圧ESがパルス
Spによりサンプリングされるとともに、そのサン
プル値がホールドされ、そのホールド電圧が可変
周波数発振器１１に供給されて、その出力クロツ
クCK0が信号SAのビツト周波数に正しく一致する
ように制御される。
こうして得られた再生データのビツト周波数に
一致するクロツクCK0は、AFC回路１０より各
チヤンネルの位相制御回路２０Ａ，２０Ｂ，２０
Ｃ，２０Ｄに供給される。
一致するクロツクCK0は、AFC回路１０より各
チヤンネルの位相制御回路２０Ａ，２０Ｂ，２０
Ｃ，２０Ｄに供給される。
一方、比較器４Ａ，４Ｂ，４Ｃ，４Ｄの各出力
信号SA，SB，SC，SDがそれぞれこの位相制御回
路２０Ａ，２０Ｂ，２０Ｃ，２０Ｄに供給され、
クロツクCK0の位相がこれら信号SA，SB，SC，SD
の位相と比較される。そして、この位相制御回路
２０Ａ，２０Ｂ，２０Ｃ，２０Ｄよりはそれぞれ
信号SA，SB，SC，SDからデータを抽出するのに
最適となる位相のクロツクCKA，CKB，CKC，
CKDがそれぞれ得られる。
信号SA，SB，SC，SDがそれぞれこの位相制御回
路２０Ａ，２０Ｂ，２０Ｃ，２０Ｄに供給され、
クロツクCK0の位相がこれら信号SA，SB，SC，SD
の位相と比較される。そして、この位相制御回路
２０Ａ，２０Ｂ，２０Ｃ，２０Ｄよりはそれぞれ
信号SA，SB，SC，SDからデータを抽出するのに
最適となる位相のクロツクCKA，CKB，CKC，
CKDがそれぞれ得られる。
こうして得られた各チヤンネルのデータ抽出用
クロツクCKA，CKB，CKC，CKDは各チヤンネル
のデータ抽出用Ｄ形フリツプフロツプ回路５Ａ，
５Ｂ，５Ｃ，５Ｄのクロツク端子に供給される。
これらフリツプフロツプ回路５Ａ，５Ｂ，５Ｃ，
５ＤのＤ端子には信号SA，SB，SC，SDが供給さ
れており、このフリツプフロツプ回路５Ａ，５
Ｂ，５Ｃ，５Ｄからは、それぞれ信号SA，SB，
SC，SDがクロツクCKA，CKB，CKC，CKDの例え
ば立ち上がり時点でサンプリングされた状態の各
チヤンネルの正しい抽出データが得られる。
クロツクCKA，CKB，CKC，CKDは各チヤンネル
のデータ抽出用Ｄ形フリツプフロツプ回路５Ａ，
５Ｂ，５Ｃ，５Ｄのクロツク端子に供給される。
これらフリツプフロツプ回路５Ａ，５Ｂ，５Ｃ，
５ＤのＤ端子には信号SA，SB，SC，SDが供給さ
れており、このフリツプフロツプ回路５Ａ，５
Ｂ，５Ｃ，５Ｄからは、それぞれ信号SA，SB，
SC，SDがクロツクCKA，CKB，CKC，CKDの例え
ば立ち上がり時点でサンプリングされた状態の各
チヤンネルの正しい抽出データが得られる。
この場合、位相制御回路２０Ａ，２０Ｂ，２０
Ｃ，２０Ｄとしてはクロツクをデータ抽出に適切
となる位相にすればよいので、連続的な位相制御
は必要なく、ある程度ステツプ的な位相制御でよ
い。すなわち、デジタル的な位相制御回路を用い
ることができる。
Ｃ，２０Ｄとしてはクロツクをデータ抽出に適切
となる位相にすればよいので、連続的な位相制御
は必要なく、ある程度ステツプ的な位相制御でよ
い。すなわち、デジタル的な位相制御回路を用い
ることができる。
第３図はこの位相制御回路の一例である。
すなわち、AFC回路１０からのクロツクCK0
（第４図Ｂ）は入力端２１を通じて遅延装置２２
に供給され、これより順次所定時間分ずつ遅延さ
れた複数個例えば７個のクロツクCK1〜CK7（第
４図Ｃ〜Ｉ）が得られる。この場合、クロツク
CK0に対して一番遅れるクロツクCK7の遅延量は
再生データの１ビツト期間より、すなわちクロツ
クCK0の１周期より短かく選定されている。
（第４図Ｂ）は入力端２１を通じて遅延装置２２
に供給され、これより順次所定時間分ずつ遅延さ
れた複数個例えば７個のクロツクCK1〜CK7（第
４図Ｃ〜Ｉ）が得られる。この場合、クロツク
CK0に対して一番遅れるクロツクCK7の遅延量は
再生データの１ビツト期間より、すなわちクロツ
クCK0の１周期より短かく選定されている。
こうして得られた遅延装置２２からのクロツク
CK1〜CK7とクロツクCK0はマルチプレクサ２３
に供給され、このマルチプレクサ２３よりデータ
抽出に適切な位相のクロツクが択一的に選択され
て取り出され、これがデータ抽出用クロツクとさ
れる。データ抽出に適切な位相のクロツクの選択
は次のようにしてなされる。
CK1〜CK7とクロツクCK0はマルチプレクサ２３
に供給され、このマルチプレクサ２３よりデータ
抽出に適切な位相のクロツクが択一的に選択され
て取り出され、これがデータ抽出用クロツクとさ
れる。データ抽出に適切な位相のクロツクの選択
は次のようにしてなされる。
すなわち、この位相制御回路がＡチヤンネルの
回路２０Ａである場合には、信号SA（第４図Ａ）
がアツプダウンカウンタ２４のクロツク端子に供
給され、例えばその立ち上がりがカウントされ
る。一方、マルチプレクサ２３から得られたクロ
ツクがこのアツプダウンカウンタ２４のアツプダ
ウン制御端子に供給される。この場合、このカウ
ンタ２４は制御端子に供給される信号がローレベ
ルのときはダウンカウント、ハイレベルのときは
アツプカウントするようにされている。
回路２０Ａである場合には、信号SA（第４図Ａ）
がアツプダウンカウンタ２４のクロツク端子に供
給され、例えばその立ち上がりがカウントされ
る。一方、マルチプレクサ２３から得られたクロ
ツクがこのアツプダウンカウンタ２４のアツプダ
ウン制御端子に供給される。この場合、このカウ
ンタ２４は制御端子に供給される信号がローレベ
ルのときはダウンカウント、ハイレベルのときは
アツプカウントするようにされている。
そして、このカウンタ２４のカウント値のデー
タがマルチプレクサ２３に、その選択制御用信号
として供給される。この場合、マルチプレクサ２
３よりは、カウント値が大きいときはより遅延時
間の小さいクロツクが得られるように選択制御さ
れる。
タがマルチプレクサ２３に、その選択制御用信号
として供給される。この場合、マルチプレクサ２
３よりは、カウント値が大きいときはより遅延時
間の小さいクロツクが得られるように選択制御さ
れる。
ここで、信号SAに対してクロツクCK0が第４図
のような状態にある場合を例にとつて適切なクロ
ツクが選択される動作を説明する。
のような状態にある場合を例にとつて適切なクロ
ツクが選択される動作を説明する。
第４図において、信号SAの立ち上がり及び立
ち下がり時近傍の斜線を付して示した範囲は、信
号SAの立ち上がり及び立ち下がりがノイズや時
間軸変動によつて変移する可能性のある範囲を示
している。したがつて、信号SAから正しいデー
タを抽出するには、斜線部を付した範囲以外の時
点で信号SAをサンプリングすればよく、前述し
たようにクロツクの立ち上がりでデータがＤ形フ
リツプフロツプ回路より取り出されるものとすれ
ば、第４図の場合、クロツクCK1，CK2，CK3，
CK4のいずれのクロツクも正しくデータ抽出する
ことができる位相を有するクロツクである。
ち下がり時近傍の斜線を付して示した範囲は、信
号SAの立ち上がり及び立ち下がりがノイズや時
間軸変動によつて変移する可能性のある範囲を示
している。したがつて、信号SAから正しいデー
タを抽出するには、斜線部を付した範囲以外の時
点で信号SAをサンプリングすればよく、前述し
たようにクロツクの立ち上がりでデータがＤ形フ
リツプフロツプ回路より取り出されるものとすれ
ば、第４図の場合、クロツクCK1，CK2，CK3，
CK4のいずれのクロツクも正しくデータ抽出する
ことができる位相を有するクロツクである。
そして、例えばマルチプレクサ２３からクロツ
クCK1が得られているとすれば、信号SAの立ち上
がり時点ではこのクロツクCK1はローレベルであ
るからカウンタ２４はダウンカウントされる。し
たがつてマルチプレクサ２３はより遅延量の大き
いクロツクCK2を選択する状態となる。また、こ
のクロツクCK2の信号SAの立ち上がり時点もロー
レベルであるからカウンタ２４では信号SAの次
の立ち上がりがさらにダウンカウントされ、マル
チプレクサ２３よりはさらに遅延されたクロツク
CK3が得られる。そして、このクロツクCK3は信
号SAの立ち上がり時点ではハイレベルとなるの
で、カウンタ２４では信号SAのさらに次の立ち
上がりがアツプカウントされ、カウント値は１つ
大きくなるので、マルチプレクサ２３よりは再び
クロツクCK2が得られる。以下、マルチプレクサ
２３からはクロツクCK2とクロツクCK3がデータ
抽出用クロツクCKAとして交互に得られることに
なる。これらクロツクCK2とCK3は前述したよう
に信号SAから正しくデータ抽出できる位相を有
するクロツクである。
クCK1が得られているとすれば、信号SAの立ち上
がり時点ではこのクロツクCK1はローレベルであ
るからカウンタ２４はダウンカウントされる。し
たがつてマルチプレクサ２３はより遅延量の大き
いクロツクCK2を選択する状態となる。また、こ
のクロツクCK2の信号SAの立ち上がり時点もロー
レベルであるからカウンタ２４では信号SAの次
の立ち上がりがさらにダウンカウントされ、マル
チプレクサ２３よりはさらに遅延されたクロツク
CK3が得られる。そして、このクロツクCK3は信
号SAの立ち上がり時点ではハイレベルとなるの
で、カウンタ２４では信号SAのさらに次の立ち
上がりがアツプカウントされ、カウント値は１つ
大きくなるので、マルチプレクサ２３よりは再び
クロツクCK2が得られる。以下、マルチプレクサ
２３からはクロツクCK2とクロツクCK3がデータ
抽出用クロツクCKAとして交互に得られることに
なる。これらクロツクCK2とCK3は前述したよう
に信号SAから正しくデータ抽出できる位相を有
するクロツクである。
以上のようにして、この発明によれば、単一の
再生信号のビツト周波数に等しい周波数のクロツ
クを得る回路と、チヤンネル数分の簡単な構成の
位相制御回路を設けるだけでよいので、回路規模
としてはPLLを各チヤンネル毎に設ける場合に
比べて小さくすることができる。
再生信号のビツト周波数に等しい周波数のクロツ
クを得る回路と、チヤンネル数分の簡単な構成の
位相制御回路を設けるだけでよいので、回路規模
としてはPLLを各チヤンネル毎に設ける場合に
比べて小さくすることができる。
なお、再生モードがノーマル再生モードのみで
あり、早送り再生やスロー再生などの非ノーマル
モードを考えなければ、再生信号のビツト周波数
はほぼ一定であるので、AFC回路１０の代わり
にノーマル再生時のビツト周波数に等しい発振周
波数の固定の発振器を用いてもよい。
あり、早送り再生やスロー再生などの非ノーマル
モードを考えなければ、再生信号のビツト周波数
はほぼ一定であるので、AFC回路１０の代わり
にノーマル再生時のビツト周波数に等しい発振周
波数の固定の発振器を用いてもよい。
また、AFC回路１０の代わりにPLLを設けれ
ばＡチヤンネルの位相制御回路は省略することも
可能である。
ばＡチヤンネルの位相制御回路は省略することも
可能である。
第１図はこの発明回路の一例の系統図、第２図
はその説明のための波形図、第３図はこの発明回
路の一部回路の一例の系統図、第４図はその説明
のための波形図である。 ５Ａ，５Ｂ，５Ｃ，５ＤはＡ、Ｂ、Ｃ、Ｄ各チ
ヤンネルのデータ抽出用Ｄ形フリツプフロツプ回
路、１０はAFC回路、２０Ａ，２０Ｂ，２０Ｃ，
２０Ｄは位相制御回路である。
はその説明のための波形図、第３図はこの発明回
路の一部回路の一例の系統図、第４図はその説明
のための波形図である。 ５Ａ，５Ｂ，５Ｃ，５ＤはＡ、Ｂ、Ｃ、Ｄ各チ
ヤンネルのデータ抽出用Ｄ形フリツプフロツプ回
路、１０はAFC回路、２０Ａ，２０Ｂ，２０Ｃ，
２０Ｄは位相制御回路である。
Claims (1)
- 【特許請求の範囲】 １ 複数チヤンネルに分配されて伝送されたデジ
タル信号から、各チヤンネル毎にデータを抽出す
る回路において、 上記複数チヤンネルのうちの１チヤンネルのデ
ータのビツト周波数に対応した周波数の基本クロ
ツクを形成する単一のクロツク信号形成回路と、 このクロツク信号形成回路からの基本クロツク
と各チヤンネルのデータ信号との位相を比較し、
この比較出力により上記基本クロツクの位相を制
御して各チヤンネル毎のチヤンネルクロツクを発
生する複数の位相制御回路と、 各チヤンネル毎に上記チヤンネルクロツクがク
ロツク端子に供給されると共に各チヤンネルのデ
ータ信号がデータ端子に供給される複数のフリツ
プフロツプ回路とを備え、 この複数のフリツプフロツプ回路により各チヤ
ンネル毎のデータを抽出するようにしたデータ抽
出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55132526A JPS5758214A (en) | 1980-09-24 | 1980-09-24 | Forming circuit of data sampling clock |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55132526A JPS5758214A (en) | 1980-09-24 | 1980-09-24 | Forming circuit of data sampling clock |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5758214A JPS5758214A (en) | 1982-04-07 |
| JPH0159669B2 true JPH0159669B2 (ja) | 1989-12-19 |
Family
ID=15083352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55132526A Granted JPS5758214A (en) | 1980-09-24 | 1980-09-24 | Forming circuit of data sampling clock |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5758214A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6386630A (ja) * | 1986-09-29 | 1988-04-18 | Nec Corp | 並列伝送路におけるフレ−ム同期方式 |
| JPH0744537B2 (ja) * | 1990-01-19 | 1995-05-15 | オタリ株式会社 | ディジタル信号時間差補正回路 |
| US8385474B2 (en) | 2007-09-21 | 2013-02-26 | Qualcomm Incorporated | Signal generator with adjustable frequency |
| KR101148348B1 (ko) * | 2007-09-21 | 2012-05-21 | 콸콤 인코포레이티드 | 조정가능한 위상을 사용하는 신호 생성기 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5545119A (en) * | 1978-09-26 | 1980-03-29 | Tdk Corp | Time-axis control system |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5122157A (en) * | 1974-08-19 | 1976-02-21 | Hiroo Senkichoshi | Oogatareizokono dannetsukoho narabini sonokogu |
| JPS5533190Y2 (ja) * | 1976-05-06 | 1980-08-07 | ||
| JPS5322253U (ja) * | 1976-08-03 | 1978-02-24 | ||
| JPS5616333Y2 (ja) * | 1976-08-31 | 1981-04-16 |
-
1980
- 1980-09-24 JP JP55132526A patent/JPS5758214A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5545119A (en) * | 1978-09-26 | 1980-03-29 | Tdk Corp | Time-axis control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5758214A (en) | 1982-04-07 |
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