JP5093838B2 - デューティ検出回路 - Google Patents

Description

本発明は、入力するデータ信号のデューティを検出するデューティ検出回路に関するものである。

図７に従来のデューティ検出回路を示す（例えば、特許文献１参照）。従来のデューティ検出回路は、図７（ａ）のように、入力データＤｉｎを入力するドライバ４０と、抵抗Ｒｆと容量Ｃｆからなるローパスフィルタ（ＬＰＦ）５０により構成されている。

動作を説明するために、入力データＤｉｎとしてクロックのような交播パターンが入力する場合を図７（ｂ）に示す。入力データＤｉｎは、Ｈ，Ｌ，Ｈ，ＬのごとくＨとＬが繰返し現れる信号列であり、入力データＤｉｎの１ビット分であるＨは、デューティが１００％の時に、１ＵＩ（ユニットインターバル）の時間Ｔsecだけハイレベルが続き、Ｌは１ＵＩの時間Ｔsecだけローレベルが続く。入力データＤｉｎは起点よりＮビット入力する。

ドライバ４０は、入力データＤｉｎがＨの時に電流Ｉで容量Ｃｆを充電し、入力データＤｉｎがＬの時に電流Ｉで容量Ｃｆを放電する。デューティが１００％の時は、ドライバ４０がＨになる時間とＬになる時間は均等であるため、ドライバ４０が容量Ｃｆを充放電する動作はバランスし、出力Ｏｕｔの電位はＶｏのまま一定となる。

次に、入力データＤｉｎのＨのデューティが１ＵＩに対してδだけ少なくなった場合を考える。このときは、入力データＤｉｎのＬのデューティは、１ＵＩに対してδだけ大きくなる。容量Ｃｆの充放電電流Ｉの時間をＴ・（１±δ）、入力したＮビットのうちのＨのビット数とＬのビット数を（交播パターンなので）等しくＮ／２とおくと、出力Ｏｕｔの電位Ｖｏからの電位差ΔＶ１は以下のように表される。
ΔＶ１＝｛（１−δ）・Ｔ・Ｉ・Ｎ／２−（１＋δ）・Ｔ・Ｉ・Ｎ／２
−（Ｔ・Ｉ・Ｎ／２−Ｔ・Ｉ・Ｎ／２）｝・（１／Ｃ）
＝−δ・Ｉ・Ｔ・（１／Ｃ）・Ｎ （１）
このように、従来技術によると、交播パターンでは、デューティの１００％からの差分δに比例し、且つ入力ビット数Ｎに比例した電位差ΔＶ１が、デューティ検出結果として、出力Ｏｕｔに表われる。
特開平１１−２４３３２７号公報

図７（ｃ）は、従来のデューティ検出回路に、交播パターンでない入力データＤｉｎを入力した場合に、正確には、デューティを検出できないことを示す図である。入力データＤｉｎは、Ｈビットの連続や、Ｌビットの連続を含むが、十分長い時間で見ると、Ｈビットのビット数とＬビットのビット数が一致する信号列を仮定する。

入力データＤｉｎのＨのデューティが１ＵＩに対してδだけ少なくなった場合を考える。このとき、入力データＤｉｎのＬのデューティは、１ＵＩに対してδだけ大きくなる。このδが見えるのは入力データＤｉｎにＨからＬまたはＬからＨの遷移があった場合に限られるため、（１）式に、入力データＤｉｎの遷移確率ηを導入すると、出力Ｏｕｔの電位Ｖｏからの電位差ΔＶ１’は以下のように表される。
ΔＶ１’＝η｛（１−δ）・Ｔ・Ｉ・Ｎ／２−（１＋δ）・Ｔ・Ｉ・Ｎ／２
−（Ｔ・Ｉ・Ｎ／２−Ｔ・Ｉ・Ｎ／２）｝・（１／Ｃ）
＝−η・δ・Ｉ・Ｔ・（１／Ｃ）・Ｎ （２）

ここで、入力データＤｉｎにｎビット連続するＬビットが現れた場合に着目する。この場合、出力Ｏｕｔの電位からの電位差ΔＶ１’（デューティを表す）に加わる電位差ΔＶ２は、（２）式において（信号がないため）δを１、ηを１、Ｎをｎと置き換えて表される。
ΔＶ２＝−Ｉ・Ｔ・（１／Ｃ）・ｎ （３）

すなわち、入力データＤｉｎにｎビット連続するＬビットが現れた場合には、デューティの１００％からの差分を表す比例係数「η・δ・Ｎ」が、「ｎ＋η・δ・Ｎ」となり、「η・δ」が０．５×０．１＝０．０５程度の値をとることを考えると、デューティの差分を表す係数「η・δ・Ｎ」が、入力データＤｉｎのパターンに依存する係数ｎより十分大きく表示されるようにするためには、連続ビット数ｎの２００倍程度のビット数Ｎを検出する必要がある。

よって、従来のデューティ検出回路は、交播パターン以外の入力データＤｉｎのデューティを検出するには、多数のビットを受信しなければならず、正しい検出値を表示するまでに長い時間を要し、また、入力データＤｉｎのパターンの影響により出力Ｏｕｔの電位が（３）式のごとく大きく変動するため、検出精度も高くできない課題がある。

本発明の目的は、入力データが交播パターン以外の場合であっても、高速かつ高精度にデューティを検出できるデューティ検出回路を提供することである。

上記目的を達成するために、請求項１にかかる発明は、ＨとＬで表される２値の入力データのデューティの１００％からの差分を表す第１の信号と、前記入力データのデューティの１００％を表す第２の信号とを出力するデューティ検出回路において、ＨとＬで表される２値のクロックと、該クロックと立ち上がりが一致し且つ周波数および位相の同期した前記入力データとを入力とし、前記入力データを前記クロックにより取り込む第１のフリップフロップと、前記入力データの出力信号と前記第１のフリップフロップの出力信号の排他的論理和をとる第１の排他的論理和回路と、前記第１の排他的論理和回路の出力信号と前記第１のフリップフロップの出力信号の論理積をとる第１の論理回路と、により前記第１の信号を生成し、前記第１のフリップフロップの出力信号を前記クロックの反転クロックにより取り込む第２のフリップフロップと、前記第１のフリップフロップの出力信号と前記第２のフリップフロップの排他的論理和をとる第２の排他的論理和回路と、前記第２の排他的論理和回路の出力信号と前記第２のフリップフロップの出力信号の論理積をとる第２の論理回路と、により前記第２の信号を生成することを特徴とする。
請求項２にかかる発明は、ＨとＬで表される２値の入力データのデューティの１００％からの差分を表す第１の信号と、前記入力データのデューティの１００％を表す第２の信号とを出力するデューティ検出回路において、ＨとＬで表される２値のクロックと、該クロックと立ち上がりが一致し且つ周波数および位相の同期した前記入力データとを入力とし、前記入力データを前記クロックにより取り込む第１のフリップフロップと、前記入力データの反転信号と前記第１のフリップフロップの出力信号の論理積をとる第３の論理回路と、により前記第１の信号を生成し、前記第１のフリップフロップの出力信号を前記クロックの反転クロックにより取り込む第２のフリップフロップと、前記第１のフリップフロップ回路の反転出力信号と前記第２のフリップフロップの出力信号の論理積をとる第４の論理回路と、により前記第２の信号を生成することを特徴とする。

本発明によれば、入力データの同符号連続の影響を受けにくいため、従来例と同一の精度で、多数のビットを受信する必要なくして、従来例より数百倍程度高速にデューティ検出が可能となる。また、同一の検出時間では、著しく高い精度でデューティ検出を行うことが可能となる。

＜第１の実施例＞
図１は本発明の第１の実施例のデューティ検出回路１０の構成を示すブロックである。図１のデューティ検出回路１０は、フリップフロップＦＦ１，ＦＦ２、排他的論理和回路ＥＸＯＲ１，ＥＸＯＲ２、論理積回路ＡＮＤ１，ＡＮＤ２からなる。

本実施例のデューティ検出回路１０は、データＤｉｎを入力とし、また、該入力データＤｉｎに周波数および位相が同期したクロックＣＫを入力とし、入力データＤｉｎのデューティ１００％からの差分をパルス幅で表す信号Ｅｒｒと、その信号Ｅｒｒが出力する際に基準パルス幅を示す信号Ｒｅｆとを出力する。

本実施例のデューティ検出回路１０の接続関係は次の通りである。フリップフロップＦＦ１は、Ｄ端子に入力データＤｉｎを入力し、Ｃ端子にクロックＣＫを入力する。フリップフロップＦＦ２は、Ｄ端子にフリップフロップＦＦ２のＱ端子の出力信号Ｑ１を入力し、Ｃ端子にクロックＣＫの反転クロックを入力する。排他的論理和回路ＥＸＯＲ１は、入力データＤｉｎとフリップフロップＦＦ１のＱ端子の出力信号Ｑ１を入力する。排他的論理和回路ＥＸＯＲ２は、フリップフロップＦＦ１のＱ端子の出力信号Ｑ１とフリップフロップＦＦ２のＱ端子の出力信号Ｑ２を入力する。論理積回路ＡＮＤ１は、排他的論理和回路ＥＸＯＲ１の出力信号とフリップフロップＦＦ１のＱ端子の出力信号Ｑ１を入力し、信号Ｅｒｒを出力する。論理積回路ＡＮＤ２は、排他的論理和回路ＥＸＯＲ２の出力信号とフリップフロップＦＦ２のＱ端子の出力信号Ｑ２を入力し、信号Ｒｅｆを出力する。

本実施例のデューティ検出回路１０のデューティ検出動作を、図２のタイムチャートにより説明する。図２では、入力データＤｉｎが、Ｈ，Ｌ，Ｈ，Ｈ，Ｌ，Ｌ，Ｈ，Ｌの順に入力する例を示している。入力データＤｉｎのデューティが１００％の場合は、Ｈの１ビットは単位時間Ｔだけ続く。入力データＤｉｎのデューティの１００％からの差分は、時間δ・Ｔで示しており、入力データＤｉｎがＨからＬへ立ち下る時に現れる。デューティの１００％からの差分時間δ・Ｔが、信号Ｅｒｒのパルス幅の増減に現れれば、デューティを検出し、表示したことになる。

本実施例のデューティ検出回路１０では、フリップフロップＦＦ１が入力データＤｉｎをクロックＣＫで取り込み、クロックＣＫの立ち下がりで、取り込んだ入力データＤｉｎを信号Ｑ１として出力する。信号Ｑ１は、クロックＣＫの立ち下りでＨ、Ｌの状態が変わるため、入力データＤｉｎとデータ列は同じで、タイミングがＴ／２だけ遅れたデューティ１００％のデータとなる。排他的論理和回路ＥＸＯＲ１は、入力データＤｉｎと信号Ｑ１が異なるデータを示している時にＨとなる。信号Ｑ１は、入力データＤｉｎよりＴ／２だけ遅れているため、排他的論理和回路ＥＸＯＲ１は、入力データＤｉｎが立ち上がる時と立ち下がる時にＨパルスを出力する。そして、立ち上がる時のパルス幅は信号Ｑ１の遅延時間Ｔ／２に一致し、立ち下がる時のパルス幅は信号Ｑ１の遅延時間Ｔ／２に入力データＤｉｎのデューティ変動分であるδ・Ｔが加減された時間となる。この排他的論理和回路ＥＸＯＲ１の出力と、信号Ｑ１の論理積を論理積回路ＡＮＤ１で演算すると、入力データＤｉｎの立ち上がり時に出力されるＨパルスが消える。よって、論理積回路ＡＮＤ１の出力である信号Ｅｒｒは、入力データＤｉｎの遷移が生じた時だけＨとなり、そのパルスの幅が、デューティの１００％からの差分であるδ・ＴをＴ／２に加減した時間を表示する。図２において、入力データＤｉｎがＨからＬに遷移したときだけ信号ＥｒｒがＨになり、データがＨで連続したときやＬで連続したときには信号ＥｒｒはＨにならないことがわかる。

一方、信号Ｑ１はフリップフロップＦＦ２に入力する。フリップフロップＦＦ２は、クロックＣＫの立ち上がりエッジで信号Ｑ２を出力する。信号Ｑ２は、信号Ｑ１よりＴ／２だけ遅延した信号となる。信号Ｑ１と信号Ｑ２の排他的論理和を排他的論理和回路ＥＸＯＲ２でとることにより、信号Ｑ１の立ち上がり時と立ち下がり時の両方に、Ｔ／２だけの時間幅を持つパルスが出力される。排他的論理和回路ＥＸＯＲ２の出力と信号Ｑ２の論理積を論理積回路ＡＮＤ２でとると、信号Ｑ１の立ち上がり時に出力されるパルスが消える。よって、論理積回路ＡＮＤ２の出力である信号Ｒｅｆは、入力データＤｉｎの遷移が生じた時だけ出力し、そのパルス幅はＴ／２である。図２において、信号Ｑ１がＨからＬに遷移したときだけ信号ＲｅｆがＨになり、信号Ｑ１がＨで連続したときやＬで連続したときには信号ＲｅｆはＨにならないことがわかる。

図３は、本実施例のデューティ検出回路１０の出力である信号ＥｒｒとＲｅｆのパルス幅（単位時間Ｔに対する割合）をグラフ化したものである。入力データＤｉｎのデューティが６０％から１４０％まで変わると、信号Ｅｒｒのパルス幅は０．９から０．１に線形に減少し、デューティを表示する。Ｒｅｆのパルス幅は０．５で一定であり、入力データＤｉｎの遷移があった場合に、パルス幅の基準であるＴ／２を表示する。

本実施例のデューティ検出回路１０の出力形式を図７で説明した従来例と同一とする出力回路２０を付加して、デューティが従来例と比較して高速かつ高精度に検出できることを示す。図４（ａ）において、図１に示したデューティ検出回路１０の出力である信号ＥｒｒとＲｅｆから出力Ｏｕｔを生成する出力回路２０は、電流源Ｉｅ，Ｉｒ、スイッチＳＷｅ，ＳＷｒ、および容量Ｃからなる。

電源に接続した電流源Ｉｅは、容量Ｃを一定電流Ｉで充電する。またＧＮＤに接続した電流源Ｉｒは、容量Ｃから一定電流Ｉを放電する。充電は、信号ＥｒｒがＨである時間だけスイッチＳＷｅがＯＮ状態となって行われる。放電は、信号ＲｅｆがＨである時間だけスイッチＳＷｒがＯＮ状態となって行われる。図４（ｂ）のような入力データＤｉｎが入力すると、入力データＤｉｎに遷移がある時のみ、図２を用いて説明したごとく、信号Ｅｒｒはデューティの１００％からの差分を示すδ・ＴをＴ／２に加えた時間だけ、Ｈになる。一方、信号Ｒｅｆは入力データＤｉｎに遷移がある時のみ、Ｔ／２の時間だけＨになる。信号Ｅｒｒ，ＲｅｆがＨになると、その時間だけＳＷｅ，ＳＷｒは各々ＯＮになる。入力データＤｉｎに１回の遷移があると、容量Ｃには、δ・Ｔ±Ｔ／２の時間だけ電流Ｉが流れ込み、また、Ｔ／２の時間だけ電流Ｉが放出される。

よって、容量Ｃの両端に現れる電圧は電位Ｖｏから以下の電圧だけ降下する。
ΔＶ＝−η・δ・Ｔ・Ｉ・（１／Ｃ）・Ｎ （４）
ここで、ηは入力データＤｉｎの遷移確率、Ｎは入力したビット数である。（４）式は、前述の（２）式と同じであり、従来例と同様にデューティの１００％からの差分δにより、電圧差ΔＶが表わされることを示している。

本実施例と従来例との違いは、信号Ｅｒｒ，Ｒｅｆは、入力データＤｉｎの遷移がある時だけＨになるため、入力データＤｉｎが同符号連続してもスイッチＳＷｅ，ＳＷｒは閉じたままとなり、容量Ｃの電位は保持される点にある。したがって、従来例で見られたような、（３）式で表される電位差ΔＶ２が全く発生しない。よって、デューティの１００％からの差分δが、少ないビット数Ｎのデータから正確に表示でき、高速かつ高精度なデューティ検出が可能となる。

＜第２の実施例＞
本発明の第２の実施例のデューティ検出回路３０を図５に示す。本実施例のデューティ検出回路３０は、第１の実施例と類似の回路のため、詳しくは説明しないが、第１の実施例では、２個の排他的論理和回路ＥＸＯＲ１，ＥＸＯＲ２、２個の論理積回路ＡＮＤ１，ＡＮＤ２を使用していたのに対し、第２の実施例では、２個の論理積回路ＡＮＤ３，ＡＮＤ４だけの少ない回路数で構成できる。図６のタイムチャートに示すように、第１の実施例と同一の信号である入力データＤｉｎとクロックＣＫを入力として、第１の実施例と同一の信号ＥｒｒとＲｅｆを出力できる。

本発明の第１の実施例のデューティ検出回路のブロック図である。 図１のデューティ検出回路の動作のタイムチャートである。 信号ＥｒｒとＲｅｆの特性図である。 (ａ)は図１のデューティ検出回路に出力回路を付加したブロック図、(ｂ)は動作波形図である。 第２の実施例のデューティ検出回路のブロック図である。 図５のデューティ検出回路の動作のタイムチャートである。 (ａ)は従来のデューティ検出回路のブロック図、(ｂ)は動作波形図である。

符号の説明

１０：第１の実施例のデューティ検出回路
２０：出力回路
３０：第２の実施例のデューティ検出回路
４０：ドライバ
５０：ローパスフィルタ

Claims (2)

1. ＨとＬで表される２値の入力データのデューティの１００％からの差分を表す第１の信号と、前記入力データのデューティの１００％を表す第２の信号とを出力するデューティ検出回路において、
   ＨとＬで表される２値のクロックと、該クロックと立ち上がりが一致し且つ周波数および位相の同期した前記入力データとを入力とし、
   前記入力データを前記クロックにより取り込む第１のフリップフロップと、前記入力データの出力信号と前記第１のフリップフロップの出力信号の排他的論理和をとる第１の排他的論理和回路と、前記第１の排他的論理和回路の出力信号と前記第１のフリップフロップの出力信号の論理積をとる第１の論理回路と、により前記第１の信号を生成し、
   前記第１のフリップフロップの出力信号を前記クロックの反転クロックにより取り込む第２のフリップフロップと、前記第１のフリップフロップの出力信号と前記第２のフリップフロップの排他的論理和をとる第２の排他的論理和回路と、前記第２の排他的論理和回路の出力信号と前記第２のフリップフロップの出力信号の論理積をとる第２の論理回路と、により前記第２の信号を生成することを特徴とするデューティ検出回路
2. ＨとＬで表される２値の入力データのデューティの１００％からの差分を表す第１の信号と、前記入力データのデューティの１００％を表す第２の信号とを出力するデューティ検出回路において、
   ＨとＬで表される２値のクロックと、該クロックと立ち上がりが一致し且つ周波数および位相の同期した前記入力データとを入力とし、
   前記入力データを前記クロックにより取り込む第１のフリップフロップと、前記入力データの反転信号と前記第１のフリップフロップの出力信号の論理積をとる第３の論理回路と、により前記第１の信号を生成し、
   前記第１のフリップフロップの出力信号を前記クロックの反転クロックにより取り込む第２のフリップフロップと、前記第１のフリップフロップ回路の反転出力信号と前記第２のフリップフロップの出力信号の論理積をとる第４の論理回路と、により前記第２の信号を生成することを特徴とするデューティ検出回路。

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