TWI423203B - 時序控制器及其時脈信號偵測電路 - Google Patents

時序控制器及其時脈信號偵測電路 Download PDF

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TWI423203B TW099122506A TW99122506A TWI423203B TW I423203 B TWI423203 B TW I423203B TW 099122506 A TW099122506 A TW 099122506A TW 99122506 A TW99122506 A TW 99122506A TW I423203 B TWI423203 B TW I423203B
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Description

時序控制器及其時脈信號偵測電路
本發明是有關於一種時序控制器，且特別是有關於一種與低電壓差動訊號相關的時序控制器。
隨著資料傳輸速度的增加，傳輸介面需要具有高速、串列傳輸，差動傳送，與低功率等特性，同時亦需能夠點對點傳輸，而低壓差動信號(Low Voltage Differential Signaling；LVDS)技術正好具備上述功能，能滿足資料高速傳輸的需求。低壓差動信號協議是一種普遍的傳輸協議，此種信號協議已被廣泛地應用於需要進行整合的系統當中，特別是在資料高速傳輸的通訊系統和顯示器介面當中，並滿足這些系統對於低抖動(Low jitter)與共模模式(Common mode)的需求。
低壓差動信號技術一般應用於積體電路上來克服傳統傳輸介面的一些缺陷。低壓差動信號接收器所接收的輸入差動電壓很小(約100 mv至200mv)，然而其切換速度(Switching speed)卻很快(大於400 MHZ)，因此會引發資料正確性與穩定性的問題。
在液晶顯示系統當中，低壓差動信號介面負責在時序控制器與計數器(Scaler)之間傳輸資料。當低壓差動信號介面的接腳浮接(Floating)時，低壓差動信號傳輸線上、印刷電路板的走線(Trace)上，已及時序控制器的輸入接腳上可能存在一些雜訊，這些雜訊會導致畫面顯示不正常。因此有必要區分低壓差動信號介面上的雜訊和信號。
因此，本發明之一態樣是在提供一種時脈信號偵測電路，能夠判斷自傳輸線輸入的時脈信號是否正確，並區分系統內的雜訊與信號，維持顯示器正常顯像。
依據本發明一實施例，時脈信號偵測電路偵測一顯示器驅動系統之一傳輸線所傳遞之一輸入時脈信號，此時脈信號偵測電路含有一鎖定偵測電路、一工作週期偵測電路、一第一邏輯電路以及一計數器。鎖定偵測電路偵測一延遲鎖相迴路之輸入時脈信號與一回授時脈信號是否為同相位。工作週期偵測電路偵測輸入時脈信號之一工作週期是否在一比例範圍內。第一邏輯電路電性連接鎖定偵測電路以及工作週期偵測電路，此第一邏輯電路用以輸出一偵測結果信號，其中，當輸入時脈信號與回授時脈信號為同相位且輸入時脈信號之工作週期在比例範圍內時，偵測結果信號係為一第一邏輯準位。計數器輸出一鎖定偵測信號，當偵測結果信號在一第一週期內持續維持為第一邏輯準位時，鎖定偵測信號之準位亦為第一邏輯準位。
本發明之另一態樣是在提供一種時序控制器，能夠判斷自傳輸線輸入的時脈信號是否正確，並區分系統內的雜訊與信號，維持顯示器正常顯像。
依據本發明之另一實施例，時序控制器係產生一顯示器驅動系統所需之畫素資料，此時序控制器含有一延遲鎖相迴路以及一時脈信號偵測電路。延遲鎖相迴路延遲一輸入時脈信號來產生一回授時脈信號，時脈信號偵測電路偵測顯示器驅動系統之一傳輸線所傳遞之輸入時脈信號及回授時脈信號，此時脈信號偵測電路含有一鎖定偵測電路、一工作週期偵測電路、一第一邏輯電路以及一計數器。鎖定偵測電路偵測一延遲鎖相迴路之輸入時脈信號與回授時脈信號是否為同相位。工作週期偵測電路偵測輸入時脈信號之一工作週期是否在一比例範圍內。第一邏輯電路電性連接鎖定偵測電路以及工作週期偵測電路，此第一邏輯電路用以輸出一偵測結果信號，其中，當輸入時脈信號與回授時脈信號為同相位且輸入時脈信號之工作週期在比例範圍內時，偵測結果信號係為一第一邏輯準位。計數器輸出一鎖定偵測信號，當偵測結果信號在一第一週期內持續維持為第一邏輯準位時，鎖定偵測信號之準位亦為第一邏輯準位。
根據上述實施例，時序控制器及其時脈信號偵測電路能夠偵測輸入時脈信號的頻率以及工作週期是否符合需求，並分辨雜訊以及正確的時脈信號。如此一來，顯示器驅動系統便能夠依據正確的時脈信號來處理資料，產生正確的結果。
第1A圖係繪示本發明一實施例之顯示器驅動系統方塊圖。顯示器驅動系統含有計數器(Scaler)105、時序控制器101，以及源極驅動器107。計數器105負責處理畫素個數等畫素資訊，此計數器105係經由低壓差動信號傳輸線(Low Voltage Differential Signaling Cable)將輸入時脈信號CKIN與資料信號Data輸出至時序控制器101，時序控制器101則依照所接收到的輸入時脈信號CKIN與資料信號Data產生畫素資料。源極驅動器107將畫素資料轉換成驅動電壓來驅動顯示器面板上的畫素(未顯示於圖中)。
第1B圖係繪示本發明一實施例顯示器驅動系統之時序控制器方塊圖。時序控制器101含有低壓差動信號接收器103來接收並處理輸入時脈信號CKIN與資料信號Data，此外更含有時脈信號偵測電路109來偵測輸入時脈信號CKIN。
低壓差動信號接收器103含有第一前置放大器115、第二前置放大器117、D型正反器111以及延遲鎖相迴路113。第一前置放大器115與第二前置放大器117分別放大資料信號Data與輸入時脈信號CKIN。延遲鎖相迴路113接收放大後的輸入時脈信號CKIN，並據以產生相位信號P1、P2...P7、上升信號Up以及下降信號Down予D型正反器111以及時脈信號偵測電路109。D型正反器111則依據相位信號P1、P2...P7將放大後的資料信號Data劃分為數比資料D1、D2...Dn。
時脈信號偵測電路109依據上升信號Up以及下降信號Down來偵測延遲鎖相迴路113之輸入時脈信號CKIN與回授時脈信號CKFB是否為同相位；時脈信號偵測電路109並依據相位信號P1、P2...P7偵測輸入時脈信號之工作週期(Duty cycle)是否在一比例範圍內。
第1C圖係繪示本發明一實施例低壓差動信號接收器所含之延遲鎖相迴路方塊圖。延遲鎖相迴路113延遲輸入時脈信號CKIN來產生回授時脈信號CKFB。延遲鎖相迴路113含有相位偵測器121、延遲元件125以及電荷幫浦電路123。
當回授時脈信號CKFB落後(Lag)輸入時脈信號CKIN時，相位偵測器121輸出上升信號Up；當回授時脈信號CKFB領先(Lead)輸入時脈信號CKIN時，輸出下降信號Down。若輸入時脈信號CKIN與回授時脈信號CKFB兩者不同相位時，也就是輸入時脈信號CKIN與回授時脈信號CKFB兩者間存在相位差時，上升信號Up與下降信號Down兩信號的脈波寬度(Pulse width)會相異。相對地，若上升信號Up與下降信號Down兩者的脈波寬度相同，輸入時脈信號CKIN與回授時脈信號CKFB會同相。換言之，藉由比較上升信號Up與下降信號Down兩信號的脈波寬度，可以確認延遲鎖相迴路113是否被鎖定。
當相位偵測器121輸出上升信號Up時，電荷幫浦電路123對電容CA上的端電壓VC充電來減少延遲元件125的延遲時間；當相位偵測器121輸出下降信號Down時，電荷幫浦電路123對電容CA上的端電壓VC放電來增加延遲元件125之延遲時間。
延遲元件125延遲輸入時脈信號CKIN來產生相位信號P1、P2...P7，其中相位信號P7即為回授時脈信號CKFB。在此延遲鎖相迴路113當中，各個延遲元件125以相同的延遲時間來延遲所接收到的信號(CKIN、P1、P2...)，而此延遲時間的長度則由電荷幫浦電路123對端電壓VC進行充、放電來控制。
第2A圖係繪示本發明一實施例之時脈信號偵測電路。時脈信號偵測電路109偵測顯示器驅動系統傳輸線所傳遞之輸入時脈信號CKIN，此時脈信號偵測電路109含有鎖定偵測電路201、工作週期偵測電路223、第一邏輯電路例如第一及閘209以及計數器211。
鎖定偵測電路201偵測延遲鎖相迴路113之輸入時脈信號CKIN與回授時脈信號CKFB是否為同相位，此鎖定偵測電路201含有或閘203、延遲電路205，與反及閘(NAND Gate)207。當上升信號Up與下降信號Down當中至少一個為高邏輯準位時，也就是當輸入時脈信號CKIN與回授時脈信號CKFB不同相位時，或閘203會輸出相位偵測脈波。
延遲電路205將相位偵測脈波往後延遲一個第二週期的時間長度來產生延遲後脈波，其中第二週期等於(1/輸入時脈信號CKIN之頻率)×10%。舉例來說，若輸入時脈信號CKIN之頻率為100 MHZ，那麼第二週期將為1ns。反及閘207電性連接或閘203、延遲電路205以及第一及閘209，其中當相位偵測脈波與延遲後脈波兩者均為第一邏輯準位時，反及閘207輸出第二邏輯準位。
延遲電路205所採用的第二週期是可以調整的，且此第二週期的長度會影響偵測的精確性。當延遲電路205所採用的第二週期變短，回授時脈信號CKFB與輸入時脈信號CKIN兩者的相位需要更接近才能避免反及閘207輸出高邏輯準位，也就是說，回授時脈信號CKFB與輸入時脈信號CKIN需要更同相。
如第2B圖所繪示的未鎖定狀態，由於上升信號Up與下降信號Down兩信號存在高邏輯準位，因而產生了相位偵測脈波。相位偵測脈波的一部分與延遲後脈波重疊，使反及閘207的輸出為低邏輯準位。另一方面，在第2C圖所繪示的鎖定狀態當中，相位偵測脈波未與延遲後脈波重疊，反及閘207的輸出維持為高邏輯準位，不會產生相位偵測脈波。
第2A圖亦繪示本發明一實施例的工作週期偵測電路223，此工作週期偵測電路223偵測輸入時脈信號CKIN之工作週期是否在一比例範圍內，例如是否在30%至60%內。更具體來說，工作週期可為整體週期的40%或50%，相應的非工作週期則分別為60%與50%。工作週期偵測電路223偵測輸入時脈信號CKIN高、低邏輯準位的比例，來判斷工作週期的比例範圍。工作週期偵測電路223含有第一D型正反器213、第二D型正反器215、第三D型正反器217、第四D型正反器219，以及第二邏輯電路，例如第二及閘221。
自延遲鎖相迴路113而來的輸入時脈信號CKIN係輸入至這些D型正反器的資料輸入端D，第一相位信號P1、第二相位信號P2、第五相位信號P5以及第六相位信號P6係分別輸入至這些D型正反器之時脈輸入端CK。需要特別說明的是，第一相位信號P1係將輸入時脈信號CKIN延遲一倍的延遲時間而得，第二相位信號P2、第五相位信號P5以及第六相位信號P6則分別將輸入時脈信號CKIN延遲兩倍、五倍以及六倍的延遲時間而得。
當輸入時脈信號CKIN的工作週期在前述的比例範圍之內，在第一相位信號P1與第二相位信號P2的上升邊緣(Rising edge)所取樣到的輸入時脈信號CKIN為高邏輯準位，在第五相位信號P5與第六相位信號P6的上升邊緣所取樣到的輸入時脈信號CKIN則為低邏輯準位，在此狀態下，第二及閘221的四個輸入端均為高邏輯準位，使工作週期偵測電路223輸出高邏輯準位。
第一及閘209電性連接鎖定偵測電路201與工作週期偵測電路223，此第一及閘209輸出偵測結果信號。當輸入時脈信號CKIN與回授時脈信號CKFB同相，且輸入時脈信號CKIN的工作週期在比例範圍內時，偵測結果信號會為高邏輯準位。更具體來說，要使第一及閘209的輸出為高邏輯準位需要符合兩個要件，其一是延遲鎖相迴路已鎖定(也就是輸入時脈信號CKIN與回授時脈信號CKFB為同相)，另一要件則是輸入時脈信號的工作週期佔全部週期的30%-60%之間。
當偵測結果信號在第一週期內均維持在高邏輯準位，計數器211會輸出高邏輯準位的鎖定偵測信號ND，代表輸入時脈信號CKIN穩定並合於前述要求，且延遲鎖相迴路亦已被鎖定。另一方面，若偵測結果信號轉換至低邏輯準位，計數器211會被重置(Reset)來重新計數，鎖定偵測信號ND則轉變為低邏輯準位，代表此時輸入時脈信號CKIN並不穩定。在此一實施例當中，第一週期的長度可調整，例如可調為32個時脈週期或是更多。
第3圖係繪示本發明一實施例時脈信號偵測電路的信號波形圖。隨著端電壓VC漸趨穩定，鎖定偵測電路的輸出與工作週期偵測電路的輸出也會趨於穩定，來自計數器的鎖定偵測信號ND會維持在高邏輯準位，代表所偵測到的輸入時脈信號符合要求。
根據上述實施例，時序控制器與時脈信號偵測電路可以偵測輸入時脈信號的頻率與工作週期是否合乎要求，因此可以辨別出訊號與雜訊，使顯示器驅動系統可依據正確的時脈信號處理資料。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何在本發明所屬技術領域中具有通常知識者者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
101‧‧‧時序控制器
103‧‧‧LVDS接收器
105‧‧‧計數器
107‧‧‧源極驅動器
109‧‧‧時脈信號偵測電路
111‧‧‧D型正反器
113‧‧‧延遲鎖相迴路
115‧‧‧第一前置放大器
117‧‧‧第二前置放大器
121‧‧‧相位偵測器
123‧‧‧電荷幫浦電路
201‧‧‧鎖定偵測電路
203‧‧‧或閘
205‧‧‧延遲電路
207‧‧‧反及閘
209‧‧‧第一及閘
211‧‧‧計數器
213~219‧‧‧D型正反器
221‧‧‧第二及閘
223‧‧‧工作週期偵測電路
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：
第1A圖係繪示本發明一實施例之顯示器驅動系統方塊圖。
第1B圖係繪示本發明一實施例顯示器驅動系統之時序控制器方塊圖。
第1C圖係繪示本發明一實施例低壓差動信號接收器所含之延遲鎖相迴路方塊圖。
第2A圖係繪示本發明一實施例之時脈信號偵測電路。
第2B圖係繪示本發明一實施例時脈信號偵測電路之信號波形圖。
第2C圖係繪示本發明一實施例時脈信號偵測電路之信號波形圖。
第3圖係繪示本發明一實施例時脈信號偵測電路之信號波形圖。
109．．．時脈信號偵測電路
201．．．鎖定偵測電路
203．．．或閘
205．．．延遲電路
207．．．反及閘
209．．．第一及閘
211．．．計數器
213~219．．．D型正反器
221．．．第二及閘
223．．．工作週期偵測電路

Claims (17)

  1. 一種時脈信號偵測電路，以偵測一顯示器驅動系統之一傳輸線所傳遞之一輸入時脈信號，該時脈信號偵測電路包含：一鎖定偵測電路，以偵測一延遲鎖相迴路之該輸入時脈信號與一回授時脈信號是否為同相位；一工作週期偵測電路，以偵測該輸入時脈信號之一工作週期是否在一比例範圍內；一第一邏輯電路，電性連接該鎖定偵測電路以及該工作週期偵測電路，該第一邏輯電路用以輸出一偵測結果信號，其中，當該輸入時脈信號與該回授時脈信號為同相位且該輸入時脈信號之該工作週期在該比例範圍內時，該偵測結果信號係為一第一邏輯準位；以及一計數器，以輸出一鎖定偵測信號，當該偵測結果信號在一第一週期內持續維持為該第一邏輯準位時，該鎖定偵測信號之準位亦為該第一邏輯準位。
  2. 如請求項1所述之時脈信號偵測電路，其中該鎖定偵測電路包含：一或閘，以當該輸入時脈信號與該回授時脈信號不為同相位時，輸出一相位偵測脈波；一延遲電路，以使該相位偵測脈波延遲一第二週期來產生一延遲後脈波；以及一反及閘，電性連接該或閘、該延遲電路以及該第一邏輯電路，其中當該相位偵測脈波與該延遲後脈波兩者均為該第一邏輯準位時，該反及閘輸出一第二邏輯準位。
  3. 如請求項2所述之時脈信號偵測電路，其中該工作週期偵測電路包含：一第一D型正反器，以自該延遲鎖相迴路接收該輸入時脈信號以及一第一相位信號；一第二D型正反器，以自該延遲鎖相迴路接收該輸入時脈信號以及一第二相位信號；一第三D型正反器，以自該延遲鎖相迴路接收該輸入時脈信號以及一第五相位信號；一第四D型正反器，以自該延遲鎖相迴路接收該輸入時脈信號以及一第六相位信號；以及一第二邏輯電路，電性連接該第一D型正反器、該第二D型正反器、第三D型正反器以及該第四D型正反器。
  4. 如請求項3所述之時脈信號偵測電路，其中該輸入時脈信號係輸入至該些D型正反器之複數個資料輸入端。
  5. 如請求項4所述之時脈信號偵測電路，其中該第一相位信號、該第二相位信號、該第五相位信號以及該第六相位信號係分別輸入至該些D型正反器之各個時脈輸入端。
  6. 如請求項2所述之時脈信號偵測電路，其中該第一邏輯準位為一高邏輯準位，該第二邏輯準位則為一低邏輯準位。
  7. 如請求項1所述之時脈信號偵測電路，其中該比例範圍為該輸入時脈信號之整體週期的30%至60%。
  8. 如請求項1所述之時脈信號偵測電路，其中該傳輸線為一低電壓差動訊號傳輸線。
  9. 一種時序控制器，以產生一顯示器驅動系統所需之畫素資料，該時序控制器包含：一延遲鎖相迴路，以延遲一輸入時脈信號來產生一回授時脈信號；以及一時脈信號偵測電路，以偵測該顯示器驅動系統之一傳輸線所傳遞之該輸入時脈信號及該回授時脈信號，該時脈信號偵測電路包含：一鎖定偵測電路，以偵測一延遲鎖相迴路之該輸入時脈信號與該回授時脈信號是否為同相位；一工作週期偵測電路，以偵測該輸入時脈信號之一工作週期是否在一比例範圍內；一第一邏輯電路，電性連接該鎖定偵測電路以及該工作週期偵測電路，該第一邏輯電路用以輸出一偵測結果信號，其中，當該輸入時脈信號與該回授時脈信號為同相位且該輸入時脈信號之該工作週期在該比例範圍內時，該偵測結果信號係為一第一邏輯準位；以及一計數器，以輸出一鎖定偵測信號，當該偵測結果信號在一第一週期內持續維持為該第一邏輯準位時，該鎖定偵測信號之準位亦為該第一邏輯準位。
  10. 如請求項9所述之時序控制器，其中該延遲鎖相迴路包含：一相位偵測器，以當該回授時脈信號落後該輸入時脈信號時輸出一上升信號，並於回授時脈信號領先該輸入時脈信號時輸出一下降信號；複數個延遲元件，以延遲該輸入時脈信號來產生該回授時脈信號；以及一電荷幫浦電路，以當該相位偵測器輸出該上升信號時減少該些延遲元件之一延遲時間，並於該相位偵測器輸出該下降信號時增加該些延遲元件之該延遲時間。
  11. 如請求項10所述之時序控制器，其中該鎖定偵測電路包含：一或閘，以當該上升信號或該下降信號其中之一為該第一邏輯準位時，輸出一相位偵測脈波；一延遲電路，以使該相位偵測脈波延遲一第二週期來產生一延遲後脈波；以及一反及閘，電性連接該或閘、該延遲電路以及該第一邏輯電路，其中當該相位偵測脈波與該延遲後脈波兩者均為該第一邏輯準位時，該反及閘輸出一第二邏輯準位。
  12. 如請求項11所述之時序控制器，其中該第一邏輯準位為一高邏輯準位，該第二邏輯準位則為一低邏輯準位。
  13. 如請求項10所述之時序控制器，該工作週期偵測電路包含：一第一D型正反器，以自該延遲鎖相迴路接收該輸入時脈信號以及一第一相位信號；一第二D型正反器，以自該延遲鎖相迴路接收該輸入時脈信號以及一第二相位信號；一第三D型正反器，以自該延遲鎖相迴路接收該輸入時脈信號以及一第五相位信號；一第四D型正反器，以自該延遲鎖相迴路接收該輸入時脈信號以及一第六相位信號；以及一第二邏輯電路，電性連接該第一D型正反器、該第二D型正反器、第三D型正反器以及該第四D型正反器。
  14. 如請求項13所述之時序控制器，其中該輸入時脈信號係輸入至該些D型正反器之複數個資料輸入端。
  15. 如請求項13所述之時序控制器，其中該第一相位信號、該第二相位信號、該第五相位信號以及該第六相位信號係分別輸入至該些D型正反器之各個時脈輸入端。
  16. 如請求項9所述之時序控制器，其中該比例範圍為該輸入時脈信號之整體週期的30%至60%。
  17. 如請求項9所述之時序控制器，其中該傳輸線為一低電壓差動訊號傳輸線。
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