CN115311987A - 显示控制系统及其信号传输方法 - Google Patents

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方咏仁
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Abstract

本发明公开了一种显示控制系统及其信号传输方法，所述显示控制系统包括串接的多个驱动电路，其中一驱动电路包括一接收器、一占空比校正电路及一传输器。该接收器用来从该多个驱动电路中的上一驱动电路接收一第一信号。该占空比校正电路耦接于该接收器，用来调整该第一信号的一占空比以产生一第二信号。该传输器耦接于该占空比校正电路，用来传送该第二信号至该多个驱动电路中的下一驱动电路。

Description

显示控制系统及其信号传输方法
技术领域
本发明涉及一种显示控制系统，尤其涉及一种可用来控制发光二极管(Light-Emitting Diode，LED)显示屏的显示控制系统。
背景技术
传统上，用于发光二极管(Light-Emitting Diode，LED)显示屏的驱动电路通常是通过串列外设接口(Serial Peripheral Interface，SPI)进行连接，其中，低速时钟信号可传送至每一驱动电路以进行显示驱动的控制和同步。低速时钟可通过印刷电路板(PrintedCircuit Board，PCB)的走线传输于驱动电路之间，其具有较低信道损耗和较高信号完整度的优点。当驱动电路接收低速时钟信号之后，驱动电路中的锁相环(Phase-Locked Loop，PLL)可将低速时钟信号转换为高速时钟信号，以用于高解析度的显示运作。
锁相环一般是由相位侦测器、电荷泵(charge pump)、回路滤波器(loop filter)、压控振荡器(Voltage-Controlled Oscillator，VCO)、及分频器(frequency divider)所组成，其具有复杂的结构，且往往需要高功耗并占用大量电路面积。为了避免锁相环的使用，可利用广域的高速时钟通过印刷电路板的走线传送至每一驱动电路。高速时钟信号可具有数百百万赫兹(Megahertz，MHz)等级的频率，远高于串列外设接口上的低速时钟频率(通常低于20百万赫兹)。然而，高速时钟在驱动电路间传送时通常面临到较大的损耗，即，印刷电路板上的非理想信道特性(例如反射、损耗及耦合等)导致所传送的信号频率受到限制。
因此，实有必要提出一种新式的传输方案，使得高速时钟信号能够在驱动电路之间进行传输。
发明内容
因此，本发明的主要目的即在于提供一种显示控制系统，其中，高速时钟信号可在显示控制系统中的多个驱动电路之间顺利传送。
本发明的一实施例公开了一种显示控制系统，其包括串接的多个驱动电路。该多个驱动电路中的一驱动电路包括一接收器、一占空比校正(Duty Cycle Correction，DCC)电路及一传输器。该接收器用来从该多个驱动电路中的上一驱动电路接收一第一信号。该占空比校正电路耦接于该接收器，用来调整该第一信号的一占空比，以产生一第二信号。该传输器耦接于该占空比校正电路，用来传送该第二信号至该多个驱动电路中的下一驱动电路。
本发明的另一实施例公开了一种信号传输方法，用于串接的多个驱动电路当中的一驱动电路。该方法包括下列步骤：从该多个驱动电路中的上一驱动电路接收一第一信号；调整该第一信号的一占空比，以产生一第二信号；以及传送该第二信号至该多个驱动电路中的下一驱动电路。
附图说明
图1为用于一显示屏的一般显示控制系统的示意图。
图2A及2B示出了端点数量对信号完整度的影响。
图3为本发明实施例一显示控制系统的示意图。
图4示出了由一连串收发器进行传输的时钟信号。
图5为本发明实施例一驱动电路的示意图。
图6示出了占空比校正电路的一种详细实施方式。
图7示出了脉冲产生器的一种详细实施方式。
图8A示出了脉冲间隔侦测器的一种详细实施方式。
图8B为脉冲间隔侦测器中产生的延迟脉冲的波形图。
图9示出了可用来实现延迟单元的一种示例性反向器。
图10～12示出了占空比校正电路的其它详细实施方式。
图13为本发明实施例一流程的流程图。
其中，附图标记说明如下：
10、30 显示控制系统
100 显示屏
DC_1～DC_N、IC1～IC4、50 驱动电路
SDIN 数据输入端
SDOUT 数据输出端
SCKIN 时钟输入端
OUT_1～OUT_X 驱动输出端
S_0～S_M 扫描线
SCLK、SCLK2 时钟信号
VIN 信号输入端
SCKOUT 时钟输出端
502 时钟接收器
504 占空比校正电路
506 时钟传输器
508 数据接收及驱动器
CK_IN 输入时钟信号
CK_OUT 输出时钟信号
600 脉冲产生器
602 脉冲间隔侦测器
604 SR锁存器
CK_P 脉冲信号
612 第一延迟电路
614 控制逻辑
616 第二延迟电路
P_D 侦测脉冲
P_OUT 输出脉冲
TD 延迟时间
D1 延迟单元
702、1200 反向器
704 与门
CK_D 延迟信号
T1、T2 晶体管
C1、C2 电流源
DC1 驱动单元
1002 放大器
1004 运算元
F1、F2 滤波器
V_F、V_F1、V_F2 滤波信号
CK_REF 参考时钟
V_REF 参考电压
V_ERR 反馈信号
1100 单端转差分转换器
CK_IN’ 反向时钟信号
130 流程
1300～1308 步骤
具体实施方式
请参考图1，图1为用于一显示屏100(例如发光二极管(Light-Emitting Diode)显示屏)的一般显示控制系统10的示意图。显示控制系统10包括互相串接的多个驱动电路DC_1～DC_N，其中每一驱动电路DC_1～DC_N包括一数据输入端SDIN、一数据输出端SDOUT、一时钟输入端SCKIN、以及多个驱动输出端OUT_1～OUT_X。显示屏100可在驱动电路DC_1～DC_N的控制及驱动之下进行图像显示。每一驱动电路DC_1～DC_N可通过驱动输出端OUT_1～OUT_X来输出显示驱动电压，以控制显示屏100上部分像素的显示运作。显示屏100可由一发光二极管阵列所组成，其中每一列发光二极管耦接于其中一个驱动电路DC_1～DC_N，每一行发光二极管则通过扫描线S_0～S_M的其中一者进行驱动。
如图1所示，显示数据可在驱动电路DC_1～DC_N之间依序传送。举例来说，一图像源可将显示数据发送至驱动电路DC_1，驱动电路DC_1将接收到的显示数据传送至下一级的驱动电路DC_2，驱动电路DC_2将接收到的显示数据传送至下一级的驱动电路DC_3，…而驱动电路DC_(N-1)将接收到的显示数据传送至位于最后一级的驱动电路DC_N，通过这样的方式可将显示数据传送至所有驱动电路DC_1～DC_N。当所有驱动电路DC_1～DC_N均接收到其显示数据之后，可同时输出对应于显示数据的驱动电压至显示屏100。显示输出的运作可通过一时钟信号SCLK来同步，时钟信号SCLK可通过图像源或主控制器(未示出)传送。在一实施例中，每一驱动电路DC_1～DC_N可以是包含在晶片中的集成电路，可实现于电路板(如印刷电路板(Printed Circuit Board，PCB))上，而图像源或主控制器可通过印刷电路板上的导线耦接至每一驱动电路DC_1～DC_N。
一般来说，时钟信号SCLK可以是通过串列外设接口(Serial PeripheralInterface，SPI)传送的低速广域时钟信号。如图1所示，用来传送时钟信号SCLK的走线是以多点总线(Multi-Drop Bus)的形式连接至多个驱动电路且包括大量的端点。在显示屏的大尺寸趋势之下，显示控制系统的驱动电路数量需逐渐增加，从而造成印刷电路板上走线的端点数量增加。然而，每一端点都存在阻抗的不连续而产生反射，可能造成信号的完整度受到影响，而端点数量的增加进一步导致信号完整度的大幅下降，特别是高速信号更容易受到影响。请参考图2A及2B，其分别示出了端点数量对信号完整度的影响。图2A示出了信号输入端VIN连接至一个驱动电路IC1的电路结构。若信号输入端VIN传送一理想时钟信号至驱动电路IC1时，驱动电路IC1接收到的时钟信号仍是可识别的状态。图2B示出了信号输入端VIN连接至四个驱动电路IC1～IC4的电路结构。在此例中，具有相同驱动能力的信号输入端VIN输出相同的时钟信号，但任一驱动电路IC1～IC4接收到的时钟信号都包括严重的振荡，导致信号难以识别。
除此之外，在多点总线的连接方式中，走线需要通过较长的路径才能到达每一驱动电路。若用来接收时钟信号的驱动电路数量愈多，则用来传送时钟信号的走线愈长，较长的走线通常伴随着较大的电阻电容负载。更明确来说，电阻性负载的大小正比于信号传输的路径长，同时，较长的走线也容易和印刷电路板上的其它走线产生较严重的电容耦合，导致电容性负载的增加。为了降低电阻电容负载，可在信号路径上设置一或多个连接器，然而，连接器也可能产生阻抗的不连续，使得信号反射的情况更加恶化。上述关于终端和负载的问题使得走线上传送的时钟信号频率受到限制。因此，在显示控制系统10的结构之下，仅能够传送低速时钟信号SCLK至每一驱动电路DC_1～DC_N，且驱动电路DC_1～DC_N可利用锁相环(Phase-Locked Loop，PLL)将低速时钟信号SCLK转换为高速时钟以用于显示的控制。
如上所述，藉由传送广域的高速时钟可避免锁相环的使用。为使高速时钟的传输变得可行，本发明提供了一种新式的显示控制系统结构。请参考图3，图3为本发明实施例一显示控制系统30的示意图。如图3所示，显示控制系统30的结构类似于显示控制系统10的结构，故功能相似的信号或组件都以相同符号表示。显示控制系统30与显示控制系统10之间的差异在于，显示控制系统30中的每一驱动电路DC_1～DC_N都包括一时钟输出端SCKOUT及一时钟输入端SCKIN。因此，显示控制系统30的时钟接线方式不是多点总线结构，而是由图像源或主控制器将时钟信号SCLK2先传送至位于第一级的驱动电路DC_1，驱动电路DC_1将时钟信号SCLK2传送至下一级的驱动电路DC_2，驱动电路DC_2将时钟信号SCLK2传送至下一级的驱动电路DC_3，…而驱动电路DC(N-1)再将时钟信号SCLK2传送至位于最后一级的驱动电路DC_N。通过这样的方式，时钟信号SCLK2可传送至所有驱动电路DC_1～DC_N。
显示控制系统30中驱动电路DC_1～DC_N的连接方式使得高速时钟信号得以进行传输。如图3所示，用来传送时钟信号SCLK2的每一条走线都仅包括两个端点，使得阻抗不连续造成的影响达到最小。此外，由于每一条走线仅连接于两相邻驱动电路之间，因而走线的长度也可达到最小。在一实施例中，走线的长度约等于2到3公分；相较之下，显示控制系统10中连接于大量驱动电路之间的走线长度至少是数十或数百公分，或甚至高达数公尺。走线长度的缩减可降低信号损失以及电容耦合的情况。
然而，若每一级的驱动电路仅是将高速时钟信号转传至下一级但未对时钟信号进行任何处理时，时钟信号的品质会在通过一定数量的驱动电路之后逐渐变差。图4示出了由一连串收发器进行传输的时钟信号，其中，每一收发器代表包含在一驱动电路中的一接收器及一传输器。如图4所示，时钟信号从节点A依序传送至节点B、C、D、E，且时钟信号的原始占空比为50％。在节点A、B及C上的时钟波形仍大致完整，其占空比在节点C上呈现小幅度的偏移。在节点D上出现了时钟信号中部分周期无法到达目标电压的情况，甚至部分的时钟信号缘消失。在节点E上，时钟信号的失真更为严重，且更多的时钟信号缘消失。当时钟信号频率更高的情况下，失真问题将变得更加严重。
一般来说，时钟信号是在通过多级电路的过程中逐渐失真，由于电路的工艺不匹配，使得时钟信号的上升时间和下降时间不一致，从而产生过零失真(zero crossingdistortion)也同时造成占空比的偏移，此偏移会在每一级逐渐累积，最终造成部分时钟周期消失，如图4中节点E的波形。由于高速时钟信号更容易受到不匹配的影响，因此上述特性使得时钟信号的频率受到限制。
在一实施例中，驱动电路可包括一占空比校正(Duty Cycle Correction，DCC)电路，用来将时钟信号的占空比调整为50％，即，时钟信号的占空比可在每一级之间传输时进行校正，使得驱动电路的信号传输能力获得提升，从而改善信号完整度。换句话说，占空比校正电路使得显示控制系统可在较快的速度之下进行操作，其中，显示控制系统可包括数量更多的驱动电路，可用来处理更多的显示数据。
请参考图5，图5为本发明实施例一驱动电路50的示意图。如图5所示，驱动电路50包括一时钟接收器502、一占空比校正电路504、一时钟传输器506及一数据接收及驱动器508。时钟接收器502可从上一级接收一输入时钟信号CK_IN，此上一级可以是主控制器或另一驱动电路。占空比校正电路504耦接于时钟接收器502，可用来调整输入时钟信号CK_IN的占空比以产生一输出时钟信号CK_OUT。在一实施例中，占空比校正电路504可将占空比校正为50％。时钟传输器506耦接于占空比校正电路504，可将输出时钟信号CK_OUT传送至下一级的驱动电路。此外，占空比校正之后的输出时钟信号CK_OUT也可用来控制数据接收及驱动器508的运作。数据接收及驱动器508可用来接收并处理显示数据，并且输出对应于显示数据的驱动电压至显示屏。数据接收及驱动器508可包括一数据接收器、一锁存器、一数字模拟转换器(Digital-to-Analog Converter，DAC)、一输出缓冲器、及/或任何其它必要的电路模块。关于数据接收及驱动器508的详细实施及运作方式应为本领域技术人员所熟知，在此不赘述。
因此，包括占空比校正电路504的驱动电路50的电路结构可实现于显示控制系统30中的任一驱动电路DC_1～DC_N，可改善时钟信号的完整度以利于时钟传输。上述方式使得显示系统可设置大量的驱动电路且/或传输高频的时钟信号。除此之外，系统中无须使用锁相环，可大幅降低驱动电路的成本和面积。
在一实施例中，占空比校正电路可包含在每一驱动电路DC_1～DC_N中，以在每一阶段都能够将占空比校正为50％，且时钟信号都可回复到更理想的波形；或者，也可选择在部分的驱动电路DC_1～DC_N中设置占空比校正电路。举例来说，可在每两个或三个驱动电路的其中之一设置占空比校正电路，以在每两级或三级的传输之后进行占空比校正。只要显示控制系统中的任一驱动电路具有一占空比校正电路，用来在时钟信号传输于驱动电路之间时校正时钟信号的占空比，其相关的实施方式都应属于本发明的范畴。
在本发明的驱动电路中，占空比校正电路可通过任意方式来实现。在一实施例中，占空比校正电路504可根据所接收的时钟信号来产生一脉冲信号，并藉由侦测脉冲信号中每两个脉冲之间的时间间隔长度来调整时钟信号的占空比。请参考图6，图6示出了占空比校正电路504的一种详细实施方式。如图6所示，占空比校正电路504包括一脉冲产生器600、一脉冲间隔侦测器602及一SR锁存器604。脉冲产生器600可接收一输入时钟信号CK_IN，并根据输入时钟信号CK_IN来产生一脉冲信号CK_P。脉冲间隔侦测器602可从脉冲产生器600接收脉冲信号CK_P，并侦测脉冲信号CK_P中两相邻脉冲的间隔长度，SR锁存器604从而根据脉冲间隔侦测器602的侦测结果来产生一输出时钟信号CK_OUT。
图7示出了脉冲产生器600的一种详细实施方式。如图7所示，脉冲产生器600包括一延迟单元D1、一反向器702及一与门(AND gate)704。延迟单元D1可接收输入时钟信号CK_IN，并且在输入时钟信号CK_IN上加入延迟以产生一延迟信号CK_D。反向器702耦接于延迟单元D1，可用来对延迟信号CK_D进行反向。接着，反向后的延迟信号CK_D及输入时钟信号CK_IN可由与门704接收，使得与门704产生并输出脉冲信号CK_P，其具有与输入时钟信号CK_IN的上升缘相应的脉冲。需注意，当输入时钟信号CK_IN在驱动电路之间传输的过程中，其占空比会发生无法预期的偏移。因此，应先将输入时钟信号CK_IN转换为可由后续的脉冲间隔侦测器602处理的脉冲信号CK_P。另外需注意的是，图7中的电路结构仅为脉冲产生器600各种可行的实施方式的其中之一。本领域技术人员应了解，脉冲产生器600也可通过其它方式实现，例如采用另一种类型的逻辑门，及/或利用反向器对输入时钟信号CK_IN进行反向以取代延迟信号CK_D。
请回头参考图6，脉冲间隔侦测器602可包括一第一延迟电路612、一控制逻辑614及一第二延迟电路616。第一延迟电路612及第二延迟电路616都包括多个延迟单元。优选地，延迟单元的延迟时间是可以任意调整或设定的，使得延迟电路612及616可产生适当的延迟数值。
图8A示出了脉冲间隔侦测器602的一种详细实施方式。如图8A所示，第一延迟电路612可从脉冲产生器600接收脉冲信号CK_P，且第一延迟电路612包括至少N个延迟单元，其中每一延迟单元的延迟时间等于TD。因此，脉冲信号CK_P中的脉冲可通过延迟单元进行延迟，以在节点A、B、C…N上产生延迟脉冲，如图8B所示的波形。根据延迟脉冲，控制逻辑614可判断第一延迟电路612中对应于脉冲信号CK_P中两相邻脉冲的间隔长度的延迟单元数量。举例来说，在第一延迟电路612中经过整体延迟时间为N×TD的N个延迟单元之后，脉冲信号CK_P中的一脉冲被延迟到与下一脉冲重叠。因此，控制逻辑614可侦测出脉冲信号CK_P中两相邻脉冲的间隔长度对应于N个延迟单元。由于每一延迟单元的延迟时间为已知，因此可取得脉冲的间隔时间长度。
在此例中，控制逻辑614包括多个与门，其中每一与门用来对输入脉冲信号CK_P和其中一延迟脉冲执行“与”运算，因此，当延迟脉冲和原始脉冲信号CK_P中的下一脉冲重叠时，即可通过与门产生新的脉冲。通过这样的方式，经过N个延迟单元之后产生的延迟脉冲可重叠于原始脉冲信号CK_P中的下一脉冲，使得相应的与门输出一侦测脉冲P_D。根据由对应于节点N(即第N个节点)的与门所输出的侦测脉冲P_D，可判断脉冲之间的间隔长度等于N×TD。需注意的是，本说明书所提出的控制逻辑614结构仅为本发明众多实施例的其中一种。在另一实施例中，控制逻辑614也可以通过其它类型的逻辑门组成，只要控制逻辑614能够找出脉冲信号CK_P中两相邻脉冲的间隔长度即可。
为了产生具有精准占空比50％的输出时钟信号CK_OUT，脉冲信号CK_P中两相邻脉冲的间隔长度须进一步除以2，即取得脉冲之间间隔长度的一半时间长，其可利用第二延迟电路616来实现。根据控制逻辑614的侦测结果，侦测脉冲P_D具有对应于N个延迟单元的延迟时间N×TD，且延迟时间N×TD等于两相邻脉冲的间隔长度，因此，通过延迟N/2个延迟单元可产生对应于脉冲间隔长度一半的另一延迟时间(N/2)×TD。在此例中，第二延迟电路616可产生一输出脉冲P_OUT，输出脉冲P_OUT的延迟时间等于两相邻脉冲的间隔长度的一半，即(N/2)×TD。为了实现一半的延迟时间，第二延迟电路616包括的延迟单元数量可以是第一延迟电路612包括的延迟单元数量的一半，且第一延迟电路612中的每两个延迟单元可对应于第二延迟电路616中的一个延迟单元，如图7所示。
请回头参考图6，脉冲间隔侦测器602所产生的侦测脉冲P_D及输出脉冲P_OUT可传送至SR锁存器604，以根据这些脉冲来产生输出时钟信号CK_OUT。需注意，两侦测脉冲P_D之间的间隔等于输入时钟信号CK_IN的一周期的时间，可据此产生具有相同频率的输出时钟信号CK_OUT。也就是说，输出脉冲P_OUT及侦测脉冲P_D之间的间隔等于(N/2)×TD，意即输出时钟信号CK_OUT的占空比精准修正为50％。
本发明实施例的延迟单元可通过任意方式实现。举例来说，延迟功能可采用任何类型的逻辑门来实现，例如与门、或门(OR gate)、与非门(NAND gate)、或非门(NOR gate)、异或非门(Exclusive-NOR gate)、异或门(Exclusive-OR gate)或反向器等，且延迟单元可包括以上任一逻辑门或多个逻辑门的组合。图9示出了可用来实现延迟单元的一种示例性反向器，需注意，一延迟单元可藉由偶数个串接的反向器来实现。
如图9所示，反向器包括晶体管T1及T2、电流源C1及C2、以及一驱动单元DC1。晶体管T1及T2的漏极端互相耦接且栅极端互相耦接，以实现反向器结构。电流源C1及C2为分别耦接于晶体管T1及T2源极端的可控制电流源，可用来接收相同或不同的控制信号以输出适当的电流值，从而根据输出电流来调整延迟大小。驱动单元DC1可提供充足的驱动能力以提升反向器的输出信号的压摆率(slew rate)。
因此，根据用于电流源C1及C2的控制信号，反向器的延迟时间是可设定且可调整的。在一实施例中，可根据系统需求将延迟时间调整为适当的数值。举例来说，当占空比校正电路504用来处理频率较高的时钟信号时，由于所接收的时钟信号具有较短的周期，应对每一延迟单元设定较小的延迟时间，以更精确地取得侦测脉冲的位置。当占空比校正电路504用来处理频率较低的时钟信号时，由于所接收的时钟信号具有较长的周期且脉冲之间的间隔也较长，应对每一延迟单元设定较大的延迟时间，以在延迟电路中有限的延迟单元数量之下顺利找到重叠的脉冲位置。系统可对时钟频率进行侦测，从而产生用于延迟单元的适当控制信号以实现适当的延迟时间。
值得注意的是，本发明的目的在于提供一种包括多个驱动电路串接的显示控制系统，通过驱动电路中的占空比校正电路使得高速时钟信号可在驱动电路之间传输。本领域技术人员当可据此进行修饰或变化，而不限于此。举例来说，在本发明的显示控制系统中，时钟信号可通过任何类型的高速接口(如低电压差分信号(Low Voltage DifferentialSignaling，LVDS)接口及/或微型低电压差分信号(mini-LVDS)接口)在驱动电路之间进行传输。除了差分传输以外，时钟信号也可以藉由单端的形式传送，且驱动电路中的时钟接收器502及时钟传输器506的结构可据此进行设置。
除此之外，占空比校正电路504也可通过其它方式来实现。在一实施例中，位于脉冲间隔侦测器602的控制逻辑614中的与门可通过具有脉冲侦测能力的其它类型逻辑门来取代。此外，在图6的占空比校正电路504中，SR锁存器604也可由其它类型的正反器或任意逻辑门的组合来取代，以在输出时钟信号CK_OUT中实现适当的频率及占空比50％。另外，占空比校正电路504也可通过其它方式来实现或具有不同的电路结构，图6所示的占空比校正电路504是数字形式的占空比校正电路，但在另一实施例中，占空比校正电路504也可实现为模拟形式。
请参考图10，图10示出了占空比校正电路504的另一种详细实施方式，其可接收输入时钟信号CK_IN并调整输入时钟信号CK_IN的占空比以产生输出时钟信号CK_OUT。如图10所示，占空比校正电路504包括一放大器1002、滤波器F1及F2、以及一运算元1004。滤波器F1耦接于放大器1002的第一输入端，滤波器F2耦接于放大器1002的第二输入端。运算元1004耦接于滤波器F1，也同时耦接于放大器1002的输出端。滤波器F1可接收输入时钟信号CK_IN，并且对输入时钟信号CK_IN进行滤波以产生一滤波信号V_F。滤波器F2可接收一参考时钟CK_REF，并且对参考时钟CK_REF进行滤波以产生一参考电压V_REF。放大器1002从而根据滤波信号V_F及参考电压V_REF来产生一反馈信号V_ERR，反馈信号V_ERR可通过负反馈的路径传送至运算元1004。因此，运算元1004可根据输入时钟信号CK_IN及反馈信号V_ERR，产生输出时钟信号CK_OUT，例如将输入时钟信号CK_IN减去反馈信号V_ERR以产生输出时钟信号CK_OUT，从而通过反馈机制来调整输入时钟信号CK_IN的占空比。
具有负反馈结构的放大器1002搭配滤波器F1及F2可用来将输入时钟信号CK_IN的占空比调整为50％。若占空比大于50％时，藉由滤波(即通过滤波器F1)产生的滤波信号V_F可逐渐下降；若占空比小于50％时，藉由滤波产生的滤波信号V_F可逐渐上升。放大器1002的反馈机制使得输出时钟信号CK_OUT的占空比达到50％，从而实现恒定的滤波信号V_F。
在此例中，参考时钟CK_REF可以是具有精准占空比50％的时钟信号，因此参考时钟CK_REF可藉由滤波(即通过滤波器F2)转换为准确的参考电压V_REF。在另一实施例中，参考电压V_REF也可由外部电压源或电压产生器直接提供，如此可省略滤波器F2的使用。或者，参考电压V_REF仍可通过滤波器F2进行滤波以改善稳定性。
请参考图11，图11示出了占空比校正电路504的又一种详细实施方式。图11所示的占空比校正电路504的电路结构类似于图10所示的占空比校正电路504的电路结构，故功能相似的信号或组件都以相同符号表示，两者的差异在于，图11所示的占空比校正电路504采用一单端转差分转换器(Single-to-Differential Converter，SDC)1100将输入时钟信号CK_IN转换为差分信号，以取代外部的参考时钟或参考电压。如此一来，差分信号可分别通过滤波器F1及F2进行滤波以产生滤波信号V_F1及V_F2，其可传送至放大器1002的两输入端。放大器1002从而根据滤波信号V_F1及V_F2来产生反馈信号V_ERR。藉由放大器1002的负反馈机制，使调整或修正后的输出时钟信号CK_OUT的占空比可达到50％。也就是说，当差分信号的占空比彼此相等且滤波信号V_F1及V_F2的电压也彼此相等时，代表反馈系统进入平衡的状态。
在另一实施例中，单端转差分转换器1100可由一反向器1200取代，如图12所示，也可以实现类似的占空比修正效果。反向器1200可根据所接收的输入时钟信号CK_IN来产生一反向时钟信号CK_IN’。反向时钟信号CK_IN’及输入时钟信号CK_IN分别通过滤波器F1及F2进行滤波，随后传送至放大器1002的输入端。关于图12中占空比校正电路504的其它详细实施方式及运作方式可参考前述说明，在此不赘述。
根据负反馈结构，可藉由参考电压将输入时钟信号CK_IN的占空比准确修正为50％，以作为输出时钟信号CK_OUT加以输出。图10显示参考电压V_REF藉由对接收到的参考时钟进行滤波而产生；或者，可通过一外部电路接收参考电压V_REF。此外，图11显示参考电压可通过单端转差分转换器1100产生；图12显示参考电压可通过反向器1200产生。图11及图12的实施例都可省略外部参考时钟或参考电压。
上述关于显示控制系统30的实施及运作方式可归纳为一流程130，如图13所示。流程130可实现于驱动电路504，其可以是包含在显示控制系统30中的任意驱动电路DC_1～DC_N。如图13所示，流程130包括下列步骤：
步骤1300：开始。
步骤1302：时钟接收器502从驱动电路DC_1～DC_N中的上一驱动电路接收一输入时钟信号CK_IN。
步骤1304：占空比校正电路504调整输入时钟信号CK_IN的一占空比，以产生一输出时钟信号CK_OUT。
步骤1306：时钟传输器506传送输出时钟信号CK_OUT至驱动电路DC_1～DC_N中的下一驱动电路。
步骤1308：结束。
关于流程130的详细运作及变化方式可参考前述段落的说明，在此不赘述。
综上所述，本发明的实施例提供了一种显示控制系统以及在显示控制系统的多个驱动电路之间进行时钟传输的方法。驱动电路可彼此串接，时钟信号可一级一级在各驱动电路之间传送。驱动电路包括一占空比校正电路，其可用来校正所接收的时钟信号的占空比，使得高速时钟信号可在串接的驱动电路之间传送，并通过占空比的校正来改善时钟信号的失真。在一实施例中，占空比校正电路可包括一脉冲产生器，用来将时钟信号转换为脉冲信号，且包括具有延迟电路的一脉冲间隔侦测器，用来侦测脉冲信号中两脉冲之间的间隔，以取得脉冲间隔并控制脉冲的宽度以达到占空比50％。在另一实施例中，占空比校正电路可采用放大器的反馈机制将时钟信号的占空比修正为50％，以产生输出时钟信号。通过占空比校正电路，使得系统可设置数量更多的驱动电路且/或传输频率更高的时钟信号。此外，驱动电路之间可传输高速时钟，且驱动电路无须设置额外的锁相环来进行倍频，可大幅降低驱动电路的成本和面积。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (22)

1.一种显示控制系统，包括：
串接的多个驱动电路，其中一驱动电路包括：
一接收器，用来从该多个驱动电路中的上一驱动电路接收一第一信号；
一占空比校正电路，耦接于该接收器，用来调整该第一信号的一占空比，以产生一第二信号；以及
一传输器，耦接于该占空比校正电路，用来传送该第二信号至该多个驱动电路中的下一驱动电路。
2.如权利要求1所述的显示控制系统，其特征在于，该第一信号及该第二信号都是一时钟信号。
3.如权利要求1所述的显示控制系统，其特征在于，该多个驱动电路用来驱动一发光二极管显示屏。
4.如权利要求1所述的显示控制系统，其特征在于，该占空比校正电路包括：
一脉冲产生器，用来根据该第一信号来产生一脉冲信号；
一脉冲间隔侦测器，耦接于该脉冲产生器，用来侦测该脉冲信号中两相邻脉冲的一间隔长度；以及
一SR锁存器，耦接于该脉冲间隔侦测器，用来根据该脉冲间隔侦测器的一侦测结果来产生该第二信号。
5.如权利要求4所述的显示控制系统，其特征在于，该脉冲产生器包括：
一延迟单元，用来根据该第一信号来产生一延迟信号；
一反向器，耦接于该延迟单元，用来对该延迟信号或该第一信号进行反向；以及
一与门，耦接于该反向器，用来根据该延迟信号及该第一信号来产生该脉冲信号。
6.如权利要求4所述的显示控制系统，其特征在于，该脉冲间隔侦测器包括：
一第一延迟电路，用来根据该脉冲信号来产生多个延迟脉冲；
一控制逻辑，耦接于该第一延迟电路，用来根据该多个延迟脉冲，判断该第一延迟电路中对应于该脉冲信号中两相邻脉冲的该间隔长度的延迟单元数量；以及
一第二延迟电路，耦接于该控制逻辑，用来产生具有一延迟时间的一输出脉冲，该延迟时间对应于该间隔长度的一半。
7.如权利要求6所述的显示控制系统，其特征在于，该第二延迟电路包括的延迟单元数量等于该第一延迟电路包括的延迟单元数量的一半。
8.如权利要求6所述的显示控制系统，其特征在于，该延迟单元的延迟时间是可调整的。
9.如权利要求1所述的显示控制系统，其特征在于，该占空比校正电路包括：
一第一滤波器；
一运算元，耦接于该第一滤波器；以及
一放大器，包括：
一第一输入端，耦接于该第一滤波器；
一第二输入端；以及
一输出端，耦接于该运算元。
10.如权利要求9所述的显示控制系统，其特征在于，该第一滤波器用来对该脉冲信号进行滤波，以产生一滤波信号，且该放大器用来根据该滤波信号及一参考电压，产生一反馈信号。
11.如权利要求10所述的显示控制系统，其特征在于，该运算元用来根据该脉冲信号及该反馈信号，产生该第二信号。
12.如权利要求9所述的显示控制系统，其特征在于，该占空比校正电路还包括：
一第二滤波器，耦接于该放大器的该第二输入端。
13.如权利要求12所述的显示控制系统，其特征在于，该第二滤波器用来对一参考时钟进行滤波，以产生用于该放大器的一参考电压。
14.如权利要求9所述的显示控制系统，其特征在于，该占空比校正电路还包括：
一第二滤波器，耦接于该放大器的该第二输入端；以及
一单端转差分转换器，耦接于该运算元、该第一滤波器及该第二滤波器之间。
15.如权利要求14所述的显示控制系统，其特征在于，该单端转差分转换器用来将该脉冲信号转换为一第一差分信号及一第二差分信号，该第一滤波器用来对该第一差分信号进行滤波以产生一第一滤波信号，该第二滤波器用来对该第二差分信号进行滤波以产生一第二滤波信号，该放大器用来根据该第一滤波信号及该第二滤波信号，产生一反馈信号。
16.如权利要求9所述的显示控制系统，其特征在于，该占空比校正电路还包括：
一第二滤波器，耦接于该放大器的该第二输入端；以及
一反向器，耦接于该运算元及该第一滤波器之间。
17.如权利要求16所述的显示控制系统，其特征在于，该反向器用来对该脉冲信号进行反向以产生一反向脉冲信号，该第一滤波器用来对该反向脉冲信号进行滤波以产生一第一滤波信号，该第二滤波器用来对该脉冲信号进行滤波以产生一第二滤波信号，该放大器用来根据该第一滤波信号及该第二滤波信号，产生一反馈信号。
18.如权利要求1所述的显示控制系统，其特征在于，该第一信号及该第二信号都是通过一低电压差分信号接口及一微型低电压差分信号接口当中至少一者进行传送。
19.一种信号传输方法，用于串接的多个驱动电路当中的一驱动电路，该方法包括：
从该多个驱动电路中的上一驱动电路接收一第一信号；
调整该第一信号的一占空比，以产生一第二信号；以及
传送该第二信号至该多个驱动电路中的下一驱动电路。
20.如权利要求19所述的信号传输方法，其特征在于，该第一信号及该第二信号都是一时钟信号。
21.如权利要求19所述的信号传输方法，其特征在于，该多个驱动电路用来驱动一发光二极管显示屏。
22.如权利要求19所述的信号传输方法，其特征在于，该第一信号及该第二信号都是通过一低电压差分信号接口及一微型低电压差分信号接口当中至少一者进行传送。
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