JPH0664852B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH0664852B2 JPH0664852B2 JP60241062A JP24106285A JPH0664852B2 JP H0664852 B2 JPH0664852 B2 JP H0664852B2 JP 60241062 A JP60241062 A JP 60241062A JP 24106285 A JP24106285 A JP 24106285A JP H0664852 B2 JPH0664852 B2 JP H0664852B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- controlled oscillator
- period
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、（2,7）RLLC等の高密度記録可能なディジタ
ル変復調方式を用いた磁気ディスク、光ディスク等の外
部記憶装置における再生信号の復調に必要な位相同期ル
ープ、いわゆるPLL回路の改良に関するものである。
ル変復調方式を用いた磁気ディスク、光ディスク等の外
部記憶装置における再生信号の復調に必要な位相同期ル
ープ、いわゆるPLL回路の改良に関するものである。
従来の技術 磁気ディスク装置や光ディスク装置で使用されるディジ
タル信号変調方式は、“1",“0"の２値情報を磁気記録
媒体では残留磁化の形態で、光記録媒体では凹凸や濃淡
変化のピット形態で記録して読出し信号から“1",“0"
の２値情報を復元するものであり、トラック長手方向の
ビット密度（線ビット密度と呼ぶ）を高くするために各
種の方式が実用化されている。
タル信号変調方式は、“1",“0"の２値情報を磁気記録
媒体では残留磁化の形態で、光記録媒体では凹凸や濃淡
変化のピット形態で記録して読出し信号から“1",“0"
の２値情報を復元するものであり、トラック長手方向の
ビット密度（線ビット密度と呼ぶ）を高くするために各
種の方式が実用化されている。
一般に磁気媒体に記録された“1",“0"の２値情報は隣
り合う残留磁化の影響をうけて、いわゆるピークシフト
を生じるため、高線密度化していくと隣接ピットの余熱
効果を受けて記録ピットのパルス幅が歪んでしまうため
再生パルスからビットへ変換するときの位相マージンが
減少して検出エラーとなることがある。このため、記録
された磁気反転間隔あるいはピット間隔が長いディジタ
ル信号変調方式が、考案されている。
り合う残留磁化の影響をうけて、いわゆるピークシフト
を生じるため、高線密度化していくと隣接ピットの余熱
効果を受けて記録ピットのパルス幅が歪んでしまうため
再生パルスからビットへ変換するときの位相マージンが
減少して検出エラーとなることがある。このため、記録
された磁気反転間隔あるいはピット間隔が長いディジタ
ル信号変調方式が、考案されている。
このようなディジタル信号変調方式によって変調された
信号を復調する時は、PLL（Rhase Locked Loop）を用い
て、入力信号に位相同期したクロック信号を作成し、そ
れを復調クロックとして使用している。
信号を復調する時は、PLL（Rhase Locked Loop）を用い
て、入力信号に位相同期したクロック信号を作成し、そ
れを復調クロックとして使用している。
第４図は、PLL回路の一般的な構成を示すブロック図で
ある。第１図において、１は位相比較器（PD）、２はPL
L回路のループフィルタとしてのローパスフィルタ（LP
F）、３は電圧制御発振器（VCO）、４は１／ｎ分周器、
５は入力信号が供給される端子である。位相比較器１は
一般にアナログ方式のものと、ディジタル方式のものと
に分類されるが、これに応じてPLL回路は、アナログPLL
回路とディジタルPLL回路とに分類される。
ある。第１図において、１は位相比較器（PD）、２はPL
L回路のループフィルタとしてのローパスフィルタ（LP
F）、３は電圧制御発振器（VCO）、４は１／ｎ分周器、
５は入力信号が供給される端子である。位相比較器１は
一般にアナログ方式のものと、ディジタル方式のものと
に分類されるが、これに応じてPLL回路は、アナログPLL
回路とディジタルPLL回路とに分類される。
第５図は、乗算回路を用いた位相比較器の要部機成を示
す図である。第６図に、第５図の入力信号及びVCO入力
の端子に方形波を加えた場合の出力波形を示す。第６図
ａは、入力信号とVCO入力が同位相の場合、ｂは、入力
信号に対してVCO入力が90゜位相遅れの場合、ｃは入力
信号に対してVCO入力が180゜位相遅れの場合である。
す図である。第６図に、第５図の入力信号及びVCO入力
の端子に方形波を加えた場合の出力波形を示す。第６図
ａは、入力信号とVCO入力が同位相の場合、ｂは、入力
信号に対してVCO入力が90゜位相遅れの場合、ｃは入力
信号に対してVCO入力が180゜位相遅れの場合である。
第５図の回路の動作について説明する。Tr１は入力信号
がハイレベルの時のみ定電流源の電流をTr２あるいはTr
３に供給する。Tr２とTr３はVCO入力の方形波の周期
で、これらのトランジスタを交互にオン・オフすなわち
スイッチング動作をさせている。そして、２つの信号間
の位相差が90゜のとき出力は、第６図ｂに示すように平
均値Ｏとなる。そして、第６図a,cに示すように、２信
号間の位相差が90゜の時を基準として、それより位相が
進んだ場合、遅れた場合にそれぞれに応じた正負の誤差
電圧が生じるようになる。すなわち、完全に位相同期し
ている時は、入力信号に対してVCO入力は90゜位相が遅
れている。
がハイレベルの時のみ定電流源の電流をTr２あるいはTr
３に供給する。Tr２とTr３はVCO入力の方形波の周期
で、これらのトランジスタを交互にオン・オフすなわち
スイッチング動作をさせている。そして、２つの信号間
の位相差が90゜のとき出力は、第６図ｂに示すように平
均値Ｏとなる。そして、第６図a,cに示すように、２信
号間の位相差が90゜の時を基準として、それより位相が
進んだ場合、遅れた場合にそれぞれに応じた正負の誤差
電圧が生じるようになる。すなわち、完全に位相同期し
ている時は、入力信号に対してVCO入力は90゜位相が遅
れている。
発明が解決しようとする問題点 乗算回路を用いたアナログPLL方式は、すでに説明した
ように、入力信号が欠落した時は、位相比較を行なわ
ず、サーボ系は、以前の状態を保持する。このため、
（2,7）RLLC等のディジタル変調を受けた信号のよう
に、パルスの“歯抜け”の多い信号を復調するためのPL
L回路としては、乗算回路を用いたアナログPLL方式が非
常に適していると言える。
ように、入力信号が欠落した時は、位相比較を行なわ
ず、サーボ系は、以前の状態を保持する。このため、
（2,7）RLLC等のディジタル変調を受けた信号のよう
に、パルスの“歯抜け”の多い信号を復調するためのPL
L回路としては、乗算回路を用いたアナログPLL方式が非
常に適していると言える。
第７図は、乗算回路を用いた位相比較器によりPLLを構
成し、復調クロックを作成するPLL回路の従来例を示す
ブロック図である。復調クロックの中心周波数に対する
周期をＴ０とする。11はＴ０／２の時間だけ被復調信号
を遅延させる遅延線、12は排他的論理和ゲート、13は位
相比較器、14は低域通過型波器、15は電圧制御発振
器、18はＴ０／４の時間だけ信号を遅らせる遅延線であ
る。位相比較器13は、排他的論理和12の出力信号と電圧
制御発振器15の出力信号との位相差を乗算回路により電
圧に変換するものである。遅延線16の出力信号が復調ク
ロックとなる。
成し、復調クロックを作成するPLL回路の従来例を示す
ブロック図である。復調クロックの中心周波数に対する
周期をＴ０とする。11はＴ０／２の時間だけ被復調信号
を遅延させる遅延線、12は排他的論理和ゲート、13は位
相比較器、14は低域通過型波器、15は電圧制御発振
器、18はＴ０／４の時間だけ信号を遅らせる遅延線であ
る。位相比較器13は、排他的論理和12の出力信号と電圧
制御発振器15の出力信号との位相差を乗算回路により電
圧に変換するものである。遅延線16の出力信号が復調ク
ロックとなる。
第８図は第７図に示す復調クロック作成用のPLL回路に
よって被復調信号に対して復調クロックが位相同期して
いる状態を示す図である。ただし、被復調信号の周期Ｔ
は、中心周波数の周期Ｔ０に等しいものとする。第８図
の信号ａ〜c,g,hは各々第７図に示された箇所の信号を
示す。信号ｂは信号ａに対して、Ｔ０／２だけ遅れてい
る。信号ｃは信号ａのエッジから信号ｂのエッジまでの
幅Ｔ０／２のパルスの信号である。乗算回路を用いたア
ナログPLL方式であるから、信号ｃのパルスの中央に、
信号ｇの立ち上がりエッジがくるように、位相同期す
る。被復調信号の周期Ｔが、中心周波数の周期Ｔ０に等
しい時は、信号ｇをＴ０／４遅らせた信号ｈの立ち上が
りエッジは、ウィンドウ幅Ｔ（＝Ｔ０）の中央に位置し
ていて、復調クロックとして最良の位置にある。
よって被復調信号に対して復調クロックが位相同期して
いる状態を示す図である。ただし、被復調信号の周期Ｔ
は、中心周波数の周期Ｔ０に等しいものとする。第８図
の信号ａ〜c,g,hは各々第７図に示された箇所の信号を
示す。信号ｂは信号ａに対して、Ｔ０／２だけ遅れてい
る。信号ｃは信号ａのエッジから信号ｂのエッジまでの
幅Ｔ０／２のパルスの信号である。乗算回路を用いたア
ナログPLL方式であるから、信号ｃのパルスの中央に、
信号ｇの立ち上がりエッジがくるように、位相同期す
る。被復調信号の周期Ｔが、中心周波数の周期Ｔ０に等
しい時は、信号ｇをＴ０／４遅らせた信号ｈの立ち上が
りエッジは、ウィンドウ幅Ｔ（＝Ｔ０）の中央に位置し
ていて、復調クロックとして最良の位置にある。
ここで、被復調信号の周期Ｔが、ワウ・フラッタにより
中心周波数の周期Ｔ０からずれ時の信号ｈの立ち上がり
エッジの位置について考察する。
中心周波数の周期Ｔ０からずれ時の信号ｈの立ち上がり
エッジの位置について考察する。
第９図は、被復調信号の周期Ｔが、ΔＴだけ中心周波数
の周期Ｔ０から長くなった時の各信号の状態を示す図で
ある。信号ａのエッジから信号ｈの立ち上がりエッジま
ではＴ０／２であり信号ａのエッジからウィンドウ幅Ｔ
の中心位置まではＴ０／２＋ΔＴ／２であるから信号ｈ
の立上がりエッジは、ウィンドウ幅Ｔ（＝Ｔ０＋ΔＴ）
の中心位置からΔＴ／２だけ位相の進んだ位置になる。
すなわち、マージンは図上、前へＴ０／2,後へ となる。
の周期Ｔ０から長くなった時の各信号の状態を示す図で
ある。信号ａのエッジから信号ｈの立ち上がりエッジま
ではＴ０／２であり信号ａのエッジからウィンドウ幅Ｔ
の中心位置まではＴ０／２＋ΔＴ／２であるから信号ｈ
の立上がりエッジは、ウィンドウ幅Ｔ（＝Ｔ０＋ΔＴ）
の中心位置からΔＴ／２だけ位相の進んだ位置になる。
すなわち、マージンは図上、前へＴ０／2,後へ となる。
逆に、被復調信号の周期Ｔが、ΔＴだけ中心周波数の周
期Ｔ０から短くなった時は、信号ｅの立ち上がりエッジ
は、ウィンドウ幅Ｔ（＝Ｔ０−ΔＴ）の中心位置からΔ
Ｔ／２だけ位相の遅れた位置になる。すなわち、マージ
ンは前へＴ０／2,後へ Ｔ０／２−ΔＴとなる。
期Ｔ０から短くなった時は、信号ｅの立ち上がりエッジ
は、ウィンドウ幅Ｔ（＝Ｔ０−ΔＴ）の中心位置からΔ
Ｔ／２だけ位相の遅れた位置になる。すなわち、マージ
ンは前へＴ０／2,後へ Ｔ０／２−ΔＴとなる。
以上の説明からわかるように、乗算回路を用いたアナロ
グPLL方式においては、被復調信号の周期が中心周波数
の周期とずれると、復調クロックが、ウィンドウ幅の中
心位置からずれる。復調クロックのジッターマージンの
減少量は、周期の変動量ΔＴに対してΔＴ／２となる。
グPLL方式においては、被復調信号の周期が中心周波数
の周期とずれると、復調クロックが、ウィンドウ幅の中
心位置からずれる。復調クロックのジッターマージンの
減少量は、周期の変動量ΔＴに対してΔＴ／２となる。
本発明はかかる点に鑑み、被復調信号の周期の変動に対
して、復調クロックのジッターマージンの減少を軽減す
るPLL回路を提供することを目的とする。
して、復調クロックのジッターマージンの減少を軽減す
るPLL回路を提供することを目的とする。
問題点を解決するための手段 本発明は、乗算回路を用いた位相比較器と、電圧制御発
振器と１／４分周回路を備え、電圧制御発振器の１／４
分周出力を位相比較回路に入力し、被復調信号と電圧制
御発振器の１／４分周出力を位相同期させ、さらに、電
圧制御発振器の１／４分周出力を、電圧制御発振器の原
出力の１周期だけ遅延させたものを復調クロックとする
PLL回路である。
振器と１／４分周回路を備え、電圧制御発振器の１／４
分周出力を位相比較回路に入力し、被復調信号と電圧制
御発振器の１／４分周出力を位相同期させ、さらに、電
圧制御発振器の１／４分周出力を、電圧制御発振器の原
出力の１周期だけ遅延させたものを復調クロックとする
PLL回路である。
作 用 本発明は前期した構成により、電圧制御発振器の１／４
分周出力を電圧制御発振器の出力の１周期分遅延させた
ものを復調クロックとすることにより、被復調信号の周
期の変動に対して復調クロックのジッターマージンの減
少量を半分にするものである。
分周出力を電圧制御発振器の出力の１周期分遅延させた
ものを復調クロックとすることにより、被復調信号の周
期の変動に対して復調クロックのジッターマージンの減
少量を半分にするものである。
実施例 第１図は、本発明の実施例のPLL回路のブロック図を示
すものである。復調クロックの中心周波数に対する周期
をＴ０とする。11はＴ０／２の時間だけ被復調信号を遅
延させる遅延線、12は被復調信号と遅延線11の出力を入
力する排他的論理和ゲート、13は排他的論理和ゲート12
の出力と後述する１／４分周器の出力とを入力する位相
比較器、14は低域通過型波器、15は電圧制御発振器、
16は電圧制御発振器15の出力を１／４分周する１／４の
分周器、17はＤ型のフリップフロップである。
すものである。復調クロックの中心周波数に対する周期
をＴ０とする。11はＴ０／２の時間だけ被復調信号を遅
延させる遅延線、12は被復調信号と遅延線11の出力を入
力する排他的論理和ゲート、13は排他的論理和ゲート12
の出力と後述する１／４分周器の出力とを入力する位相
比較器、14は低域通過型波器、15は電圧制御発振器、
16は電圧制御発振器15の出力を１／４分周する１／４の
分周器、17はＤ型のフリップフロップである。
第２図は、第１図に示す本実施例の復調クロック作成用
のPLL回路によって、被復調信号に対して復調クロック
が位相同期している状態を示す図である。第２図の信号
ａ〜ｆは各々第１図に示された箇所の信号を示す。信号
ｂは信号ａに対して、Ｔ０／２だけ遅れている。信号ｃ
は信号ａのエッジから信号ｂのエッジまでの幅Ｔ０／２
のパルス信号である。乗算回路を用いたアナログPLL方
式であるから、信号ｃのパルスの中央に、信号ｅの立ち
上がりエッジがくるように位相同期する。被復調信号の
周期Ｔが、中心周波数の周期Ｔ０に等しい時は、信号ｅ
の周期Ｔ０，信号ｄの周期は、Ｔ０／４となる。このた
め、信号ｅをＤ型フリップフロップ19によって、Ｔ０／
４だけ遅らせた信号ｆの立ち上がりエッジは、ウィンド
ウ幅Ｔの中央に位置していて、復調クロックとして最良
の位置にある。
のPLL回路によって、被復調信号に対して復調クロック
が位相同期している状態を示す図である。第２図の信号
ａ〜ｆは各々第１図に示された箇所の信号を示す。信号
ｂは信号ａに対して、Ｔ０／２だけ遅れている。信号ｃ
は信号ａのエッジから信号ｂのエッジまでの幅Ｔ０／２
のパルス信号である。乗算回路を用いたアナログPLL方
式であるから、信号ｃのパルスの中央に、信号ｅの立ち
上がりエッジがくるように位相同期する。被復調信号の
周期Ｔが、中心周波数の周期Ｔ０に等しい時は、信号ｅ
の周期Ｔ０，信号ｄの周期は、Ｔ０／４となる。このた
め、信号ｅをＤ型フリップフロップ19によって、Ｔ０／
４だけ遅らせた信号ｆの立ち上がりエッジは、ウィンド
ウ幅Ｔの中央に位置していて、復調クロックとして最良
の位置にある。
ここで、被復調信号の周期Ｔが、ワウ・フラッタにより
中心周波数の周期Ｔ０からずれた時の信号ｆの立ち上が
りエッジの位置について考察する。
中心周波数の周期Ｔ０からずれた時の信号ｆの立ち上が
りエッジの位置について考察する。
第３図は被復調信号の周期Ｔが、ΔＴだけ中心周波数の
周期Ｔ０から長くなった時において、本発明の実施例の
復調クロック作成用のPLL回路によって、被復調信号に
対して復調クロックが位相ロックしている状態を示す図
である。信号ａのエッジから信号ｆの立ち上がりエッジ
までは であり、信号ａのエッジからウィンドウ幅Ｔの中心位置
までは、 であるから、信号ｆの立ち上がりエッジは、ウィンドウ
幅Ｔ（＝Ｔ０＋ΔＴ）の中心位置から、ΔＴ／４だけ位
相の進んだ位置になる。すなわち、マージンは、図上、
前へＴ０／２＋ΔＴ／4,後へ となる。
周期Ｔ０から長くなった時において、本発明の実施例の
復調クロック作成用のPLL回路によって、被復調信号に
対して復調クロックが位相ロックしている状態を示す図
である。信号ａのエッジから信号ｆの立ち上がりエッジ
までは であり、信号ａのエッジからウィンドウ幅Ｔの中心位置
までは、 であるから、信号ｆの立ち上がりエッジは、ウィンドウ
幅Ｔ（＝Ｔ０＋ΔＴ）の中心位置から、ΔＴ／４だけ位
相の進んだ位置になる。すなわち、マージンは、図上、
前へＴ０／２＋ΔＴ／4,後へ となる。
逆に、被復調信号の周期Ｔが、ΔＴだけ中心周波数の周
期Ｔ０から短くなった時は、信号ｆの立ち上がりエッジ
は、ウィンドウ幅Ｔ（＝Ｔ０−ΔＴ）の中心位置から、
ΔＴ／４だけ位相の遅れた位置になる。すなわち、マー
ジンは、前へＴ０／２−ΔＴ／4,後へ となる。すなわち、ジッターマージンの減少量はΔＴ／
４となり、従来例の半分になる。
期Ｔ０から短くなった時は、信号ｆの立ち上がりエッジ
は、ウィンドウ幅Ｔ（＝Ｔ０−ΔＴ）の中心位置から、
ΔＴ／４だけ位相の遅れた位置になる。すなわち、マー
ジンは、前へＴ０／２−ΔＴ／4,後へ となる。すなわち、ジッターマージンの減少量はΔＴ／
４となり、従来例の半分になる。
以上のように、本実施例によれば、電圧制御発振器の出
力を１／４分周したものを位相比較器に入力することに
より、被復調信号に電圧制御発振器の１／４分周出力を
位相同期させ、かつ電圧制御発振器の１／４分周出力を
電圧制御発振器の原出力の１周期分遅らせたものを復調
クロックとすることにより、ジッターマージンの減少を
半分に軽減することができる。
力を１／４分周したものを位相比較器に入力することに
より、被復調信号に電圧制御発振器の１／４分周出力を
位相同期させ、かつ電圧制御発振器の１／４分周出力を
電圧制御発振器の原出力の１周期分遅らせたものを復調
クロックとすることにより、ジッターマージンの減少を
半分に軽減することができる。
発明の効果 以上説明したように位相比較器に乗算回路を用いたアナ
ログPLL方式において、本発明によれば、被復調信号の
周期の変動に対する復調クロックのジッターマージンの
減少量を半分にすることができ、その実用的効果は大き
い。
ログPLL方式において、本発明によれば、被復調信号の
周期の変動に対する復調クロックのジッターマージンの
減少量を半分にすることができ、その実用的効果は大き
い。
第１図は本発明の一実施例のPLL回路のブロック図、第
２図は第１図のPLL回路により被復調信号に対して復調
クロックが位相同期している時の各部の信号波形図、第
３図は被復調信号の周期Ｔが、中心周波数の周期Ｔ０か
らΔＴだけ長くなった時の第１図のPLL回路の各部波形
図、第４図はPLL回路の一般的な構成を示すブロック
図、第５図は乗算回路を用いた位相比較器の要部構成を
示す回路図、第６図は第４図の入力信号及びVCO入力の
端子に方形波を加えた時の出力波形図、第７図は乗算回
路を用いた位相比較器によりPLLを構成し、復調クロッ
クを作成するPLL回路の従来例を示すブロック図、第８
図は第７図のPLL回路により被復調信号に対して復調ク
ロックが位相同期している時の各部の信号波形図、第９
図は被復調信号の周期Ｔが中心周波数の周期Ｔ０からΔ
Ｔだけ長くなった時の第７図のPLL回路の各部波形図で
ある。 11……遅延線、12……排他的論理和ゲート、13……位相
比較器、15……電圧制御発振器、16……１／４分周器、
17……Ｄ型フリップフロップ。
２図は第１図のPLL回路により被復調信号に対して復調
クロックが位相同期している時の各部の信号波形図、第
３図は被復調信号の周期Ｔが、中心周波数の周期Ｔ０か
らΔＴだけ長くなった時の第１図のPLL回路の各部波形
図、第４図はPLL回路の一般的な構成を示すブロック
図、第５図は乗算回路を用いた位相比較器の要部構成を
示す回路図、第６図は第４図の入力信号及びVCO入力の
端子に方形波を加えた時の出力波形図、第７図は乗算回
路を用いた位相比較器によりPLLを構成し、復調クロッ
クを作成するPLL回路の従来例を示すブロック図、第８
図は第７図のPLL回路により被復調信号に対して復調ク
ロックが位相同期している時の各部の信号波形図、第９
図は被復調信号の周期Ｔが中心周波数の周期Ｔ０からΔ
Ｔだけ長くなった時の第７図のPLL回路の各部波形図で
ある。 11……遅延線、12……排他的論理和ゲート、13……位相
比較器、15……電圧制御発振器、16……１／４分周器、
17……Ｄ型フリップフロップ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 黒木 譲 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 高木 裕司 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (2)
- 【請求項１】被復調信号の立ち上がりエッジ及び立ち下
がりエッジから始まり、前記被復調信号の周期の半分の
パルス幅を持つ第１の信号を作成する回路と、乗算回路
を用いた位相比較器と、この位相比較器の出力信号に基
づいて発振周波数が制御される電圧制御発振器と、この
電圧制御発振器の出力を１／４分周する１／４分周回路
を備え、前記位相比較器には前記電圧制御発振器の出力
を１／４分周した出力と前記第１の信号とが加えられて
なり、前記電圧制御発振器を１／４分周した出力を前記
電圧制御発振器の出力の１周期遅延させた信号を前記復
調信号の復調クロックとすることを特徴とするPLL回
路。 - 【請求項２】Ｄ型フリップフロップのＤ入力に電圧制御
発振器の１／４分周出力を入力し、クロック入力に電圧
制御発振器の出力を入力し、Ｑ出力を復調クロックとす
る特許請求の範囲第１項記載のPLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60241062A JPH0664852B2 (ja) | 1985-10-28 | 1985-10-28 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60241062A JPH0664852B2 (ja) | 1985-10-28 | 1985-10-28 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62102484A JPS62102484A (ja) | 1987-05-12 |
| JPH0664852B2 true JPH0664852B2 (ja) | 1994-08-22 |
Family
ID=17068731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60241062A Expired - Lifetime JPH0664852B2 (ja) | 1985-10-28 | 1985-10-28 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0664852B2 (ja) |
-
1985
- 1985-10-28 JP JP60241062A patent/JPH0664852B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62102484A (ja) | 1987-05-12 |
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