TWI478500B - 數位鎖相迴路、頻率調整方法和整合式接收器 - Google Patents

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Description

數位鎖相迴路、頻率調整方法和整合式接收器
本發明係有關於一種數位鎖相迴路(Digital Phase-Locked Loop)，特別是有關於一種具有三態(three-state)之相位頻率偵測器(Phase Frequency Detector，PFD)的數位鎖相迴路。
第1圖顯示傳統的數位鎖相迴路的方塊圖。在第1圖中，相位/頻率類比數位轉換器(phase/frequency analog-to-digital converter，PFDC)1接收I1和I2兩個方波的數位信號，並偵測出兩者之間的相位差異值(△ψ)。該相位差異值屬於類比的資訊，而相位/頻率類比數位轉換器1需負責將其轉換成數位的資訊給濾波器2。由於該相位差異值係屬於類比的資訊，因此相位/頻率類比數位轉換器1將需要多個位元來實現，導致成本的上升以及電路複雜度的提高。
基於以上的考量，需要一種低成本的數位鎖相迴路。
有鑑於此，本發明一實施例揭露一種數位鎖相迴路，包括一相位頻率偵測器、一三態相位頻率偵測轉換器、一迴路濾波器和一數位電壓控制震盪器。相位頻率偵測器接收一輸入頻率和一參考頻率，並根據輸入頻率和參考頻率的相位差輸出一第一訊號和一第二訊號。三態相位頻率偵測轉換器根據第一訊號和第二訊號產生一三態訊號，其中 三態訊號係以1、0和-1構成的訊號表示。迴路濾波器僅根據三態訊號產生至少一控制位元。數位電壓控制震盪器根據控制位元調整數位鎖相迴路所輸出之震盪頻率。
本發明一實施例另外揭露一種頻率調整方法，適用於一數位鎖相迴路，包括接收一輸入頻率和一參考頻率，並根據輸入頻率和參考頻率的相位差輸出一第一訊號和一第二訊號。上述方法更包括根據第一訊號和第二訊號產生一三態訊號，其中三態訊號係以1、0和-1構成的訊號表示。上述方法更包括僅根據三態訊號產生至少一控制位元，以及根據控制位元調整數位鎖相迴路所輸出之震盪頻率。
本發明一實施例另外揭露一種整合式接收器，包括一類比接收路徑電路、一數位轉換電路、一數位電路、一時脈系統和一頻率合成器。類比接收路徑電路根據一混合信號來運作。數位轉換電路根據一數位取樣時脈信號來運作。數位電路根據一數位時脈信號來運作。時脈系統接收一震盪頻率，並產生混合信號、數位取樣時脈信號以及數位時脈信號。頻率合成器包括一相位頻率偵測器、一三態相位頻率偵測轉換器、一迴路濾波器和一數位電壓控制震盪器。相位頻率偵測器接收一輸入頻率和一參考頻率，並根據輸入頻率和參考頻率的相位差輸出一第一訊號和一第二訊號。三態相位頻率偵測轉換器根據第一訊號和第二訊號產生一三態訊號，其中三態訊號係以1、0和-1構成的訊號表示。迴路濾波器僅根據三態訊號產生至少一控制位元。數位電壓控制震盪器根據控制位元調整數位鎖相迴路所輸出之震盪頻率。
為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：第2圖顯示根據本發明一實施例所述之數位鎖相迴路的電路圖。數位鎖相迴路200包括一相位頻率偵測器20、一三態相位頻率偵測轉換器22、一迴路濾波器24、一數位電壓控制震盪器(Digital Voltage-Controlled Oscillator，DCO)26、一第一除法器28、一第二除法器30和一第三除法器32。在第2圖中，Fxtal可以是由晶體震盪器(Crystal)所產生的頻率信號，經過第二除法器30除以M倍(第二除法器30具有除M倍的功能)之後產生參考頻率Fref。另一方面，第一除法器28接收DCO 26輸出的震盪頻率，並將其除以N倍後產生輸入頻率Fin。相位頻率偵測器20接收輸入頻率Fin和參考頻率Fref，並根據兩者之相位差輸出上(Up)/下(Down)兩訊號，如第3圖所示。舉例而言，當輸入頻率Fin的相位落後參考頻率Fref的相位時，相位頻率偵測器20輸出分別為1與0之上訊號與下訊號。相反地，當輸入頻率Fin的相位領先參考頻率Fref的相位時，相位頻率偵測器20輸出分別為0與1之上訊號與下訊號。根據上(Up)/下(Down)兩訊號，三態相位頻率偵測轉換器22輸出一個三態信號STATE，如第3圖所示。三態信號STATE的產生方式可以根據表1的方式決定：
三態信號STATE的決定可以是根據取樣頻率Fs的正緣取樣，也可以是Fs的負緣取樣。在上表1中，當信號”上”為1而信號”下”為0時，三態信號STATE決定為1。當信號”上”為0而信號”下”為1時，三態信號STATE決定為-1。當信號”上”為1而信號”下”為1時，三態信號STATE決定為0。而當信號”上”為0而信號”下”為0時，三態信號STATE決定為0。三態信號STATE為1表示輸入頻率Fin的相位落後參考頻率Fref的相位，因此需要增加DCO 26的頻率。三態信號STATE為-1表示輸入頻率Fin的相位超前參考頻率Fref的相位，因此需要降低DCO 26的頻率。
三態相位頻率偵測轉換器22接著將所產生的三態信號STATE傳送至迴路濾波器24。迴路濾波器24包括一累加單元241，其包括一第一乘法器2411和一第一加法器2412。第一乘法器2411用以將三態信號STATE乘上KI(第一參數)之後，第一加法器2412再將其累加得到累加單元241的輸出。此外，迴路濾波器24更包括一第二乘法器242和一第二加法器243。第二乘法器242亦將三態信號STATE乘上KF(第二參數)的值，第二加法器243再將結果值與累加單元241的輸出加總得到最後的控制位元CTL(至少一位元)。之後，迴路濾波器24將控制位元傳送給DCO 26來調整其輸出之頻率。經過調整之後，目的是要達到一致的輸入頻率Fin和參考頻率Fref。
另外，在第3圖中，三態相位頻率偵測轉換器22和迴路濾波器24的時脈可以是晶體震盪器所產生的頻率Fxtal再經過第三除法器32除以X倍而來，X的值可以視情況來 調整。
第4圖顯示根據本發明一實施例所述之頻率調整方法的流程圖，適用於一數位鎖相迴路。流程開始於接收一輸入頻率和一參考頻率，並根據輸入頻率和參考頻率的相位差輸出一第一訊號和一第二訊號(步驟S40)。其中，輸入頻率係數位鎖相迴路輸出的震盪頻率經過除以N倍後產生，而參考頻率係晶體震盪器輸出的頻率信號經過除以M倍而產生。此外，第一訊號和第二訊號係根據輸入頻率和參考頻率的相位差而產生。舉例來說，當輸入頻率的相位落後參考頻率的相位時，第一和第二訊號分別為1與0。相反地，當輸入頻率的相位領先參考頻率的相位時，第一和第二訊號分別為0與1。下一步，根據第一訊號和第二訊號產生一三態訊號，其中三態訊號係以1、0和-1構成的訊號表示(步驟S42)。詳細地說，當第一訊號為1而第二訊號為0時，三態訊號可為1，當第一訊號為0而第二訊號為1時，三態訊號可為-1，當第一訊號為1而第二訊號為1時，三態訊號可為0，以及當第一訊號為0而第二訊號為0時，三態訊號可為0。下一步，將三態訊號乘上一第一參數並累加，以及將三態訊號乘上一第二參數後與上述累加值相加而得到至少一控制位元(步驟S44)。下一步，根據上述控制位元調整數位鎖相迴路所輸出的震盪頻率(步驟S46)。
由於本發明的數位鎖相迴路取的是三態資料，因此三態相位頻率偵測轉換器22僅需兩個位元來表示三態信號STATE，而非習知方式取輸入頻率Fin和參考頻率Fref的相位差異值(△ψ)，需要n個位元(第1圖中的nSA)來表示相位/頻率類比數位轉換器1的輸出值。因此可大幅精簡習 知相位/頻率類比數位轉換器1的電路複雜度。
此外，本發明之數位鎖相迴路亦可應用於整合式接收器。第5圖顯示根據本發明一實施例所述之整合式接收器500的代表圖，其中低雜訊放大器(low noise amplifier，LNA)102係屬於類比接收路徑電路的一部分。LNA 102根據所接收的射頻訊號112輸出訊號給混合器(mixer)104。混合器104根據一混合信號118產生低中頻(low-IF)訊號116給低中頻轉換電路(low-IF conversion circuitry)106。低中頻轉換電路106根據一數位取樣時脈信號205將所接收的低中頻訊號116數位化，並輸出數位訊號120給數位訊號處理器(Digital Signal Processor，DSP)108。DSP 108根據一數位時脈信號(在此圖中亦為信號205，但在其他實施例中亦可以不為信號205)來處理數位訊號120。在第5圖的電路中，混合信號118、數位取樣時脈信號205(屬於低中頻轉換電路106)、數位時脈信號205(屬於DSP 108)係由一時脈系統300產生，其中該時脈系統300包括除法器132、204和202。時脈系統300接收由頻率合成器209所產生的震盪頻率fOSC，並利用上述除法器132、204和202來產生混合信號118、數位取樣時脈信號205、數位時脈信號205。在上述架構中，頻率合成器209為利用本發明之數位鎖相迴路200，而圖中訊號206可類比本案數位鎖相迴路200的參考頻率Fref，訊號fOSC可類比本案數位鎖相迴路200的DCO 26的輸出震盪頻率。由於第5圖中的射頻訊號112係包含複數個可供調整的通道，因此訊號222係為所要調整的目標通道。由於本發明數位鎖相迴路200的動作原理已於以上敘述，因此在此應用例中不重複敘述。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1‧‧‧相位/頻率類比數位轉換器
2‧‧‧濾波器
20‧‧‧相位頻率偵測器
22‧‧‧三態相位頻率偵測轉換器
24‧‧‧迴路濾波器
26‧‧‧數位電壓控制震盪器
28、30、32、132、202、204‧‧‧除法器
102‧‧‧低雜訊放大器
104‧‧‧混合器
106‧‧‧低中頻轉換電路
108‧‧‧數位訊號處理器
112‧‧‧射頻訊號
116‧‧‧低中頻訊號
205‧‧‧數位取樣時脈信號/數位時脈信號
200‧‧‧數位鎖相迴路
206‧‧‧頻率合成器之參考頻率
209‧‧‧頻率合成器
222‧‧‧頻率合成器之目標通道
241‧‧‧累加單元
242、2411‧‧‧乘法器
243、2412‧‧‧加法器
500‧‧‧整合式接收器
CTL‧‧‧控制位元
Fin‧‧‧輸入頻率
Fxtal‧‧‧晶體震盪器頻率信號
Fref‧‧‧參考頻率
Fs‧‧‧取樣頻率
fOSC‧‧‧震盪頻率
Up/Down‧‧‧上/下訊號
KI、KF‧‧‧參數
STATE‧‧‧三態信號
第1圖顯示傳統的數位鎖相迴路的方塊圖；第2圖顯示根據本發眀一實施例所述之數位鎖相迴路的電路圖；第3圖顯示根據本發眀一實施例所述之三態信號STATE的取樣示意圖；第4圖顯示根據本發明一實施例所述之頻率調整方法的流程圖；以及第5圖顯示本發明之數位鎖相迴路應用於一整合式接收器的範例。
20‧‧‧相位頻率偵測器
22‧‧‧三態相位頻率偵測轉換器
24‧‧‧迴路濾波器
26‧‧‧數位電壓控制震盪器
28、30、32‧‧‧除法器
200‧‧‧數位鎖相迴路
241‧‧‧累加單元
242、2411‧‧‧乘法器
243、2412‧‧‧加法器
CTL‧‧‧控制位元
Fxtal‧‧‧晶體震盪器頻率信號
Fref‧‧‧參考頻率
Fs‧‧‧取樣頻率
Up/Down‧‧‧上/下訊號
KI、KF‧‧‧參數
STATE‧‧‧三態信號

Claims (20)

  1. 一種數位鎖相迴路，包括：一相位頻率偵測器，接收一輸入頻率和一參考頻率，並根據上述輸入頻率和上述參考頻率的相位差輸出一第一訊號和一第二訊號；一三態相位頻率偵測轉換器，根據上述第一訊號和上述第二訊號產生一三態訊號，其中上述三態訊號係以1、0和-1構成的訊號表示；一迴路濾波器，僅根據上述三態訊號產生至少一控制位元；以及一數位電壓控制震盪器，根據上述控制位元調整所輸出之震盪頻率，其中上述三態相位頻率檢測轉換器係利用一取樣頻率，判斷上述第一訊號與上述第二訊號的差異程度，以決定是否連續輸出相同的1或是-1。
  2. 如申請專利範圍第1項所述之數位鎖相迴路，其中上述迴路濾波器將一第一值與一第二值相加而得到上述至少一控制位元，上述第一值係由上述三態訊號乘上一第一參數再做累加而得，上述第二值係由上述迴路濾波器將上述三態訊號乘上一第二參數而得。
  3. 如申請專利範圍第1項所述之數位鎖相迴路，其中上述迴路濾波器包括：一累加單元，包括：一第一乘法器，將上述三態訊號乘上一第一參數；以及一第一加法器，將上述第一乘法器的輸出值累加而得上述累加單元的輸出值； 一第二乘法器，將上述三態訊號乘上一第二參數；以及一第二加法器，將上述累加單元的輸出值與上述第二乘法器的輸出值相加而得到上述至少一控制位元。
  4. 如申請專利範圍第1項所述之數位鎖相迴路，其中，當上述第一訊號為1而上述第二訊號為0時，上述三態訊號為1，當上述第一訊號為0而上述第二訊號為1時，上述三態訊號為-1，當上述第一訊號為1而上述第二訊號為1時，上述三態訊號為0，以及當上述第一訊號為0而上述第二訊號為0時，上述三態訊號為0。
  5. 如申請專利範圍第1項所述之數位鎖相迴路，更包括一第一除法器，將上述震盪頻率除以N倍後產生上述輸入頻率。
  6. 如申請專利範圍第1項所述之數位鎖相迴路，更包括一第二除法器，將一晶體震盪器產生的頻率除以M倍而產生上述參考頻率。
  7. 如申請專利範圍第6項所述之數位鎖相迴路，更包括一第三除法器，將上述晶體震盪器產生的頻率除以X倍而產生上述三態相位頻率偵測轉換器和上述迴路濾波器的時脈頻率。
  8. 一種頻率調整方法，適用於一數位鎖相迴路，包括：接收一輸入頻率和一參考頻率，並根據上述輸入頻率和上述參考頻率的相位差輸出一第一訊號和一第二訊號；根據上述第一訊號和上述第二訊號產生一三態訊號，其中上述三態訊號係以1、0和-1構成的訊號表示； 僅根據上述三態訊號產生至少一控制位元；以及根據上述控制位元調整上述數位鎖相迴路所輸出之震盪頻率，其中根據上述第一訊號和上述第二訊號產生上述三態訊號的步驟包括利用一取樣頻率判斷上述第一訊號與上述第二訊號的差異程度，以決定是否連續輸出相同的1或是-1。
  9. 如申請專利範圍第8項所述之頻率調整方法，更包括：將上述三態訊號乘上一第一參數並累加；以及將上述三態訊號乘上一第二參數後與上述累加值相加而得到上述至少一控制位元。
  10. 如申請專利範圍第8項所述之頻率調整方法，其中，當上述第一訊號為1而上述第二訊號為0時，上述三態訊號為1，當上述第一訊號為0而上述第二訊號為1時，上述三態訊號為-1，當上述第一訊號為1而上述第二訊號為1時，上述三態訊號為0，以及當上述第一訊號為0而上述第二訊號為0時，上述三態訊號為0。
  11. 如申請專利範圍第8項所述之頻率調整方法，更包括將上述震盪頻率除以N倍後產生上述輸入頻率。
  12. 如申請專利範圍第8項所述之頻率調整方法，更包括將一晶體震盪器產生的頻率除以M倍而產生上述參考頻率。
  13. 如申請專利範圍第8項所述之頻率調整方法，更包括將上述晶體震盪器產生的頻率除以X倍而產生上述三態相位頻率偵測轉換器和上述迴路濾波器的時脈頻率。
  14. 一種整合式接收器，包括： 一類比接收路徑電路，根據一混合信號來運作；一低中頻轉換電路，根據一數位取樣時脈信號來運作；一數位訊號處理器，根據一數位時脈信號來運作；一時脈系統，接收一震盪頻率，並產生上述混合信號、上述數位取樣時脈信號以及上述數位時脈信號；以及一頻率合成器，包括：一相位頻率偵測器，接收一輸入頻率和一參考頻率，並根據上述輸入頻率和上述參考頻率的相位差輸出一第一訊號和一第二訊號；一三態相位頻率偵測轉換器，根據上述第一訊號和上述第二訊號產生一三態訊號，其中上述三態訊號係以1、0和-1構成的訊號表示；一迴路濾波器，僅根據上述三態訊號產生至少一控制位元；以及一數位電壓控制震盪器，根據上述控制位元調整所輸出之上述震盪頻率，其中上述三態相位頻率檢測轉換器係利用一取樣頻率，判斷上述第一訊號與上述第二訊號的差異程度，以決定是否連續輸出相同的1或是-1。
  15. 如申請專利範圍第14項所述之整合式接收器，其中上述迴路濾波器將一第一值與一第二值相加而得到上述至少一控制位元，上述第一值係由上述三態訊號乘上一第一參數再做累加而得，上述第二值係由上述迴路濾波器將上述三態訊號乘上一第二參數而得。
  16. 如申請專利範圍第14項所述之整合式接收器，其中上述迴路濾波器包括： 一累加單元，包括：一第一乘法器，將上述三態訊號乘上一第一參數；以及一第一加法器，將上述第一乘法器的輸出值累加而得上述累加單元的輸出值；一第二乘法器，將上述三態訊號乘上一第二參數；以及一第二加法器，將上述累加單元的輸出值與上述第二乘法器的輸出值相加而得到上述至少一控制位元。
  17. 如申請專利範圍第14項所述之整合式接收器，其中，當上述第一訊號為1而上述第二訊號為0時，上述三態訊號為1，當上述第一訊號為0而上述第二訊號為1時，上述三態訊號為-1，當上述第一訊號為1而上述第二訊號為1時，上述三態訊號為0，以及當上述第一訊號為0而上述第二訊號為0時，上述三態訊號為0。
  18. 如申請專利範圍第14項所述之整合式接收器，更包括一第一除法器，將上述震盪頻率除以N倍後產生上述輸入頻率。
  19. 如申請專利範圍第14項所述之整合式接收器，更包括一第二除法器，將一晶體震盪器產生的頻率除以M倍而產生上述參考頻率。
  20. 如申請專利範圍第19項所述之整合式接收器，更包括一第三除法器，將上述晶體震盪器產生的頻率除以X倍而產生上述三態相位頻率偵測轉換器和上述迴路濾波器的時脈頻率。
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