JP4644302B2 - 周波数シンセサイザ - Google Patents
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Description
従来の周波数シンセサイザは、図4に示すように、VCO(Voltage Controlled Oscillator:電圧制御発振器)1と、分周器2と、基準発振回路3と、A/D(Analogue/Digital)変換器4と、位相比較器5と、デジタルフィルタ6と、D/A(Digital/Analogue)変換器7と、アナログフィルタ8とを備えている。
分周器2は、VCO1で生成される発振周波数Fout を1/Nに分周し、A/D変換器3に出力する。
基準発振回路3は、基準信号(基準クロック)Fref を発振する。
位相比較器5は、A/D変換器4でデジタル変換された周波数と基準発振回路3からの基準信号の位相を比較し、位相差信号を出力する。
デジタルフィルタ6は、位相比較器5からの位相差信号をフィルタリングする。
アナログフィルタ8は、D/A変換器7からのアナログ信号を平滑化してノイズ成分を除去し、VCO1に制御電圧として出力するループフィルタである。
本発明の実施の形態について図面を参照しながら説明する。
本発明の実施の形態に係る周波数シンセサイザは、AD変換器からの出力が一定となるよう自動利得制御回路(AGC回路)を設け、AD変換器への入力レベルをAGC回路への補正値で判定し、当該補正値が適正範囲内であれば、AGC回路によってAD変換器の出力段での利得(ゲイン)を制御しつつ、PLL制御におけるロック(同期)処理を行い、当該値が適正範囲外であれば、PLL制御におけるアンロックを検出するようにしたものであり、周波数ずれを防止できるものである。
本発明の実施の形態に係る周波数シンセサイザについて図1を参照しながら説明する。図1は、本発明の実施の形態に係る周波数シンセサイザの構成ブロック図である。
本発明の実施の形態に係る周波数シンセサイザ(本周波数シンセサイザ)は、図1に示すように、VCO11と、分周器(NN)12と、LPF(Low Pass Filter)13と、AD変換器(A/D)14と、基準クロック発生部15と、DA変換器(D/A)22と、電圧出力部23と、加算器24と、FPGA(Field Programmable Gate Array)で構成される部分として、キャリアリムーブ16と、逆回転ベクトル乗算部17と、位相の時間差検出部18と、加算器19と、位相差の累積加算部20と、ループフィルタ21と、パラメータ出力部25と、振幅情報検出部26と、フィルタ27と、乗算器28とを備えている。
ここで、振幅情報検出部26、フィルタ27、乗算器28で自動利得制御回路(AGC回路)を構成している。
分周器(NN)12は、VCO11の出力を外部から入力される分周値(NN)に基づき、1/NNに分周してLPF13に出力する。
AD変換器14は、LPF13からの信号を、基準クロック発生部15からの40MHz(fs )のクロックでサンプリングすることによりアナログからデジタルに変換し、FPGAのキャリアリムーブ16に出力する。
加算器24は、電圧出力部23から出力される電圧を、DA変換器22から出力される制御信号で補正して、VCO11への制御電圧として出力するものである。
位相の時間差検出部18は、逆回転ベクトル乗算部17において減速された回転ベクトルVに基づいて、サンプリング時間毎の位相差を検出する。この位相差は、減速された回転ベクトルVの周波数に対応する値となる。また、位相の時間差検出部18は、当該位相差がゼロになると、PLLにおけるロックを検出し、ロック検出信号を外部に出力する。
位相差の累積加算部20は、加算器19からの出力を一定時間累積加算して出力するものである。位相差の累積加算部20は、フィルタによって構成され、ダンピングを最適値に設定している。
尚、キャリアリムーブ16、逆回転ベクトル乗算部17、位相の時間差検出部18、加算器19、位相差の累積加算部20及びパラメータ出力部25は、請求項に記載した位相比較部に相当している。
尚、振幅情報の値でアンロック検出を行うようにしたが、振幅情報を元に得られるAGCの補正値でアンロック検出を行うようにしてもよい。
乗算器28は、AD変換器14からの出力にフィルタ27からの出力(利得)を乗算してキャリアリムーブ16に出力する。この乗算器28における利得の乗算は、振幅情報が常に一定となるよう調整されるものである。
本周波数シンセサイザでは、図示していないが、振幅情報検出部26内のアンロック検出手段が、振幅情報の値を監視し、それらの値が特定の範囲の値(予め設定した範囲の値=PLL制御が正常に動作しない範囲の値)となるか否かを判定し、特定の範囲の値となると、アンロックとして検出する。
当該アンロック検出手段は、振幅情報検出部26内に設けてもよいが、FPGA内に独立して設けてもよく、また、FPGA内の他の制御回路内に設けるようにしてもよい。
Claims (3)
- 入力される制御電圧に応じて周波数信号を発振する電圧制御発振器と、
該周波数信号を分周する分周器と、
該分周された信号をアナログ/デジタル変換するAD変換器と、
該アナログ/デジタル変換された信号と正弦波信号との位相を比較して位相差を検出し、当該位相差に応じた位相差信号を出力する位相比較部と、
前記位相差信号における高周波成分のノイズを除去するループフィルタと、
該ノイズが除去された位相差信号をデジタル/アナログ変換するDA変換器とを備え、
前記位相比較部は、自動利得制御回路として、前記AD変換器の後段に乗算器と、該乗算器のゲインを制御するための振幅情報を検出する振幅情報検出部とを備え、前記振幅情報の値を監視し、当該値が特定の範囲となった場合に、アンロックを検出するアンロック検出手段と、前記アンロック検出によりアラーム検出を行う手段とを有することを特徴とする周波数シンセサイザ。 - アラーム検出として、アラーム音を出力することを特徴とする請求項1記載の周波数シンセサイザ。
- アラーム検出として、アラーム表示を出力することを特徴とする請求項1記載の周波数シンセサイザ。
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