JP4644302B2

JP4644302B2 - 周波数シンセサイザ

Info

Publication number: JP4644302B2
Application number: JP2010065791A
Authority: JP
Inventors: 司古幡
Original assignee: Nihon Dempa Kogyo Co Ltd
Current assignee: Nihon Dempa Kogyo Co Ltd
Priority date: 2006-06-29
Filing date: 2010-03-23
Publication date: 2011-03-02
Anticipated expiration: 2027-05-25
Also published as: JP2009077432A; JP2010166605A; CN101098141B; CN101098141A; JP4484940B2

Description

本発明は、所望の周波数の発振出力が得られる周波数シンセサイザに係り、特に、ＡＤ（アナログ・デジタル）変換器への入力レベルが変化したときに、ＰＬＬ（Phase Locked Loop）制御が正常に動作しない状況を防止して周波数ずれの発生を防止できる周波数シンセサイザに関する。

従来の周波数シンセサイザについて図４を参照しながら説明する。図４は、従来の周波数シンセサイザの構成ブロック図である。
従来の周波数シンセサイザは、図４に示すように、ＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）１と、分周器２と、基準発振回路３と、Ａ／Ｄ（Analogue／Digital）変換器４と、位相比較器５と、デジタルフィルタ６と、Ｄ／Ａ（Digital／Analogue）変換器７と、アナログフィルタ８とを備えている。

ＶＣＯ１は、アナログフィルタ８からの入力を制御電圧として、所望の周波数Ｆout を発振する電圧制御発振器である。
分周器２は、ＶＣＯ１で生成される発振周波数Ｆout を１／Ｎに分周し、Ａ／Ｄ変換器３に出力する。
基準発振回路３は、基準信号（基準クロック）Ｆref を発振する。

Ａ／Ｄ変換器４は、基準発振回路３から提供される基準クロックに従い、分周器２からのアナログ信号をデジタル信号に変換する。
位相比較器５は、Ａ／Ｄ変換器４でデジタル変換された周波数と基準発振回路３からの基準信号の位相を比較し、位相差信号を出力する。
デジタルフィルタ６は、位相比較器５からの位相差信号をフィルタリングする。

Ｄ／Ａ変換器７は、基準発振回路３から提供される基準クロックに従い、デジタルフィルタ６からのデジタル信号をアナログ信号に変換する。
アナログフィルタ８は、Ｄ／Ａ変換器７からのアナログ信号を平滑化してノイズ成分を除去し、ＶＣＯ１に制御電圧として出力するループフィルタである。

尚、特開平５−２２１３１号公報には、ＰＬＬ周波数シンセサイザにおいて、ＰＬＬの第１の値と第２の値を監視し、Ｌｏｃｋ状態を検出するＰＬＬ回路のロック検出回路が記載されている（特許文献１参照）。

また、特開平７−２０１１３７号公報には、ＰＬＬ位相同期ループにおいて、ＶＣＯのＡＤ値のカウントを監視し、ロック状態又はノンロック状態を検出する位相同期ループのロック検出方法及びロック検出装置が記載されている（特許文献２参照）。

特開平５−２２１３１号公報特開平７−２０１１３７号公報

しかしながら、上記従来の周波数シンセサイザでは、Ａ／Ｄ変換器への入力レベルが大きく変化したときに、位相比較器におけるＰＬＬ制御が正常に動作しないことがあり、結果として、周波数ずれが発生するという問題点があった。

具体的には、図３に示すように、ＡＤＣ（Ａ／Ｄ変換器）への入力レベルが信号の振幅を０からＰ（Peak）までを、基準で４１３４ステップとしたときに、周波数誤差は０Ｈｚであり、入力レベルが９０％、８０％で周波数誤差がマイナスに大きくなり、また、入力レベルが１１０％、１２０％で周波数誤差がプラスに大きくなっている。

このように、ＡＤＣへの入力レベルが基準値に対して大きく変動してしまうと、周波数誤差が大きくなる問題が発生してしまう。

また、上記特許文献１では、ＰＬＬ回路が実際にロックが外れる前からロックが外れたという情報を出力するものであるが、デジタルの位相比較器においてＡ／Ｄ変換器への入力レベルの変化に対して周波数ずれの発生を防止するものではない。

また、上記特許文献２では、位相同期ループで再生されるクロックに基づいたサンプリングクロックに同期して再生信号をデジタル信号に変換し、クロックパターンに対応したサンプリング値のうちのクロックパターンのエッジ近傍の少なくとも２つのサンプル値を比較し、同じ比較結果の回数をカウントし、回数が所定のしきい値以上であるときにロック状態を検出し、ロック状態で比較結果が反転した後に、同じ比較結果の回数が所定のしきい値以上のときノンロック状態と検出するものであるが、比較対対象が遅延させた入力信号であり、この先行技術も、Ａ／Ｄ変換器への入力レベルの変化に対する周波数ずれを防止するものとはなっていない。

本発明は上記実状に鑑みて為されたもので、Ａ／Ｄ変換器への入力レベルが変化したときに、ＰＬＬ制御が正常に動作しない状況を防止して周波数ずれの発生を防止できる周波数シンセサイザを提供することを目的とする。

上記従来例の問題点を解決するための本発明は、周波数シンセサイザにおいて、入力される制御電圧に応じて周波数信号を発振する電圧制御発振器と、該周波数信号を分周する分周器と、該分周された信号をアナログ／デジタル変換するＡＤ変換器と、該アナログ／デジタル変換された信号と正弦波信号との位相を比較して位相差を検出し、当該位相差に応じた位相差信号を出力する位相比較部と、位相差信号における高周波成分のノイズを除去するループフィルタと、該ノイズが除去された位相差信号をデジタル／アナログ変換するＤＡ変換器とを備え、位相比較部は、自動利得制御回路として、ＡＤ変換器の後段に乗算器と、該乗算器のゲインを制御するための振幅情報を検出する振幅情報検出部とを備え、振幅情報の値を監視し、当該値が特定の範囲となった場合に、アンロックを検出するアンロック検出手段と、アンロック検出によりアラーム検出を行う手段とを有することを特徴とする。

本発明は、上記周波数シンセサイザにおいて、アラーム検出として、アラーム音を出力することを特徴とする。

本発明は、上記周波数シンセサイザにおいて、アラーム検出として、アラーム表示を出力することを特徴とする。

本発明によれば、入力される制御電圧に応じて周波数信号を発振する電圧制御発振器と、該周波数信号を分周する分周器と、該分周された信号をアナログ／デジタル変換するＡＤ変換器と、該アナログ／デジタル変換された信号と正弦波信号との位相を比較して位相差を検出し、当該位相差に応じた位相差信号を出力する位相比較部と、位相差信号における高周波成分のノイズを除去するループフィルタと、該ノイズが除去された位相差信号をデジタル／アナログ変換するＤＡ変換器とを備え、位相比較部は、自動利得制御回路として、ＡＤ変換器の後段に乗算器と、該乗算器のゲインを制御するための振幅情報を検出する振幅情報検出部とを備え、振幅情報の値を監視し、当該値が特定の範囲となった場合に、アンロックを検出するアンロック検出手段と、アンロック検出によりアラーム検出を行う手段とを有する周波数シンセサイザとしているので、自動利得制御を働かせて周波数精度を上げると共に、自動利得制御が正常に働かない範囲となった場合はアンロック検出を行ってアラーム検出するので、周波数ずれの発生を防止できる効果がある。

本発明の実施の形態に係る周波数シンセサイザの構成ブロック図である。従来の周波数シンセサイザの構成ブロック図である。ＡＤＣの入力レベルと周波数誤差を示す図である。

［発明の概要］
本発明の実施の形態について図面を参照しながら説明する。
本発明の実施の形態に係る周波数シンセサイザは、ＡＤ変換器からの出力が一定となるよう自動利得制御回路（ＡＧＣ回路）を設け、ＡＤ変換器への入力レベルをＡＧＣ回路への補正値で判定し、当該補正値が適正範囲内であれば、ＡＧＣ回路によってＡＤ変換器の出力段での利得（ゲイン）を制御しつつ、ＰＬＬ制御におけるロック（同期）処理を行い、当該値が適正範囲外であれば、ＰＬＬ制御におけるアンロックを検出するようにしたものであり、周波数ずれを防止できるものである。

［実施の形態の構成：図１］
本発明の実施の形態に係る周波数シンセサイザについて図１を参照しながら説明する。図１は、本発明の実施の形態に係る周波数シンセサイザの構成ブロック図である。
本発明の実施の形態に係る周波数シンセサイザ（本周波数シンセサイザ）は、図１に示すように、ＶＣＯ１１と、分周器（ＮＮ）１２と、ＬＰＦ（Low Pass Filter）１３と、ＡＤ変換器（Ａ／Ｄ）１４と、基準クロック発生部１５と、ＤＡ変換器（Ｄ／Ａ）２２と、電圧出力部２３と、加算器２４と、ＦＰＧＡ（Field Programmable Gate Array）で構成される部分として、キャリアリムーブ１６と、逆回転ベクトル乗算部１７と、位相の時間差検出部１８と、加算器１９と、位相差の累積加算部２０と、ループフィルタ２１と、パラメータ出力部２５と、振幅情報検出部２６と、フィルタ２７と、乗算器２８とを備えている。
ここで、振幅情報検出部２６、フィルタ２７、乗算器２８で自動利得制御回路（ＡＧＣ回路）を構成している。

ＶＣＯ１１は、加算器２４からの入力を制御電圧として、所望の周波数（４５０ＭＨｚ〜１０００ＭＨｚ）を発振する電圧制御発振器である。
分周器（ＮＮ）１２は、ＶＣＯ１１の出力を外部から入力される分周値（ＮＮ）に基づき、１／ＮＮに分周してＬＰＦ１３に出力する。

ＬＰＦ１３は、分周器１２で分周された信号について低域の周波数を通過させるフィルタである。
ＡＤ変換器１４は、ＬＰＦ１３からの信号を、基準クロック発生部１５からの４０ＭＨｚ（ｆs ）のクロックでサンプリングすることによりアナログからデジタルに変換し、ＦＰＧＡのキャリアリムーブ１６に出力する。

ＤＡ変換器２２は、ＦＰＧＡで調整制御された制御信号をデジタルからアナログに変換するものである。ＤＡ変換器２２からの信号電圧は、０〜０．８５Ｖとなる。

電圧出力部２３は、パラメータ出力部２５からの電圧値に基づいて電圧を出力するものであり、出力電圧が例えば時間の経過と共に直線的に所定の電圧まで上昇するよう構成されている。
加算器２４は、電圧出力部２３から出力される電圧を、ＤＡ変換器２２から出力される制御信号で補正して、ＶＣＯ１１への制御電圧として出力するものである。

ＦＰＧＡの基本的機能は、所望の出力周波数（設定周波数）での回転ベクトルと、ＡＤ変換器１４からの信号の回転ベクトルとを比較して位相差を検出し、当該位相差に基づいてＶＣＯ１１の発振周波数を制御する制御信号を生成するものである。

キャリアリムーブ１６は、ＡＤ変換器１４からのデジタル信号により特定される正弦波信号に対して４ＭＨｚの正弦波信号を用いて直交検波を行い、ＡＤ変換器１４のデジタル信号により特定される周波数信号の周波数と、検波に用いる正弦波信号の周波数との差の周波数で回転する回転ベクトルＶを取り出す手段である。

逆回転ベクトル乗算部１７は、回転ベクトルＶに対して、パラメータ出力部２５から出力された逆回転ベクトルＶ′を乗算するものである。
位相の時間差検出部１８は、逆回転ベクトル乗算部１７において減速された回転ベクトルＶに基づいて、サンプリング時間毎の位相差を検出する。この位相差は、減速された回転ベクトルＶの周波数に対応する値となる。また、位相の時間差検出部１８は、当該位相差がゼロになると、ＰＬＬにおけるロックを検出し、ロック検出信号を外部に出力する。

加算器１９は、位相の時間差検出部１８の出力から、予め計算で求めた所望の発振周波数に近づけるための微調整周波数の値を差し引いて位相差を出力する。
位相差の累積加算部２０は、加算器１９からの出力を一定時間累積加算して出力するものである。位相差の累積加算部２０は、フィルタによって構成され、ダンピングを最適値に設定している。
尚、キャリアリムーブ１６、逆回転ベクトル乗算部１７、位相の時間差検出部１８、加算器１９、位相差の累積加算部２０及びパラメータ出力部２５は、請求項に記載した位相比較部に相当している。

ループフィルタ２１は、位相差の累積加算部２０からの累積加算値に基づいて、ＶＣＯ１１を制御するデータを生成して制御信号として出力するものである。ループフィルタ２１の制御を累積加算値に基づいて行うのは、ループフィルタ２１の出力を安定させるためである。

パラメータ出力部２５は、入力された周波数設定情報（所望の発振周波数の情報）に基づいて、当該周波数がＶＣＯ１１の出力として得られるよう、周波数パラメータとして、分周値（ＮＮ）、逆回転ベクトル乗算部１７への逆回転ベクトルＶ′、加算器１９への微調整周波数、及び電圧出力部２３への電圧値を計算し、更に計算されたタイミングで上記パラメータ等を出力する。逆回転ベクトルＶ′は、回転ベクトルＶ及び周波数設定情報に基づいて算出される。パラメータ出力部２５は、各種パラメータを予めテーブル等に記憶しておいて読み出してもよい。

振幅情報検出部２６は、逆回転ベクトル乗算部１７からの出力を入力し、回転ベクトルの実部Ｉと虚部Ｑを、Ｉ² ＋Ｑ² の演算を行い、その演算結果（振幅情報）から求められるＡＧＣの補正値をフィルタ２７に出力する。振幅情報に基づいて、ＡＧＣ回路における補正値が得られるものである。

更に、振幅情報検出部２６は、制御できる入力振幅範囲が決まっており、内部にアンロック検出手段を設け、更に閾値（ＰＬＬ制御が正常に動作しなくなる振幅情報の値）が設定されていて、アンロック検出手段が、入力振幅の値が当該閾値を超えたか否かを判定し、超えた場合に、アンロック検出信号を検出出力し、同期させないアンロック処理を行うものである。
尚、振幅情報の値でアンロック検出を行うようにしたが、振幅情報を元に得られるＡＧＣの補正値でアンロック検出を行うようにしてもよい。

フィルタ２７は、振幅情報検出部２６で求めた振幅情報に対して適正な自動利得制御となるような特性で利得を乗算器２８に出力する。
乗算器２８は、ＡＤ変換器１４からの出力にフィルタ２７からの出力（利得）を乗算してキャリアリムーブ１６に出力する。この乗算器２８における利得の乗算は、振幅情報が常に一定となるよう調整されるものである。

次に、本周波数シンセサイザにおける特徴部分を具体的に説明する。
本周波数シンセサイザでは、図示していないが、振幅情報検出部２６内のアンロック検出手段が、振幅情報の値を監視し、それらの値が特定の範囲の値（予め設定した範囲の値＝ＰＬＬ制御が正常に動作しない範囲の値）となるか否かを判定し、特定の範囲の値となると、アンロックとして検出する。
当該アンロック検出手段は、振幅情報検出部２６内に設けてもよいが、ＦＰＧＡ内に独立して設けてもよく、また、ＦＰＧＡ内の他の制御回路内に設けるようにしてもよい。

このように、本周波数シンセサイザでは、ＡＤ変換器１４への入力レベルが変動した場合、アンロック検出手段が、ＡＤ変換器１４への入力レベルについてＰＬＬ制御が正常に動作しない範囲のものであるか否かを、振幅情報検出部２６で得られた振幅情報の値によって判定し、ＰＬＬ制御が正常に動作しない範囲のものであるときには、アンロック検出する。

本周波数シンセサイザにおいて、例えば、振幅情報検出部２６で得られた振幅情報の値からフィルタ２７に入力される値の最大値又は最小値を監視し、その最大値がＰＬＬ制御を正常に動作させない第１の特定値以上となった場合、また、その最小値がＰＬＬ制御を正常に動作させない第２の特定値以下となった場合には、アンロックを検出するものである。

つまり、ＡＤ変換器１４の出力信号レベルについて、予め設定した範囲（ＰＬＬ制御を正常に動作させない範囲）のレベルであるときに、本周波数シンセサイザにおいては、アンロックとして検出し、アラーム検出（アラーム音、アラーム表示を出力）してもよい。

本周波数シンセサイザによれば、ＡＤ変換器１４への入力レベルがＰＬＬ制御の正常動作の範囲を超えた場合に、アンロック検出を行い、周波数ずれの発生を防止できる効果がある。

本発明は、Ａ／Ｄ変換器への入力レベルが変化したときに、ＰＬＬ制御が正常に動作しない状況を防止して周波数ずれの発生を防止できる周波数シンセサイザに好適である。

１…ＶＣＯ、２…分周器、３…基準発振回路、４…Ａ／Ｄ変換器、５…位相比較器、６…デジタルフィルタ、７…Ｄ／Ａ変換器、８…アナログフィルタ、１１…ＶＣＯ、１２…分周器、１３…ＬＰＦ、１４…ＡＤ変換器、１５…基準クロック発生部、１６…キャリアリムーブ、１７…逆回転ベクトル乗算部、１８…位相の時間差検出部、１９…加算器、２０…位相差の累積加算部、２１…ループフィルタ、２２…ＤＡ変換器、２３…電圧出力部、２４…加算器、２５…パラメータ出力部、２６…振幅情報検出部、２７…フィルタ、２８…乗算器

Claims

入力される制御電圧に応じて周波数信号を発振する電圧制御発振器と、
該周波数信号を分周する分周器と、
該分周された信号をアナログ／デジタル変換するＡＤ変換器と、
該アナログ／デジタル変換された信号と正弦波信号との位相を比較して位相差を検出し、当該位相差に応じた位相差信号を出力する位相比較部と、
前記位相差信号における高周波成分のノイズを除去するループフィルタと、
該ノイズが除去された位相差信号をデジタル／アナログ変換するＤＡ変換器とを備え、
前記位相比較部は、自動利得制御回路として、前記ＡＤ変換器の後段に乗算器と、該乗算器のゲインを制御するための振幅情報を検出する振幅情報検出部とを備え、前記振幅情報の値を監視し、当該値が特定の範囲となった場合に、アンロックを検出するアンロック検出手段と、前記アンロック検出によりアラーム検出を行う手段とを有することを特徴とする周波数シンセサイザ。
アラーム検出として、アラーム音を出力することを特徴とする請求項１記載の周波数シンセサイザ。
アラーム検出として、アラーム表示を出力することを特徴とする請求項１記載の周波数シンセサイザ。