JP2018038031A - デジタル位相同期ループとその動作方法 - Google Patents
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Abstract
【解決手段】DPLL1は、低周波数基準クロック信号3に対する帰還信号の位相誤差を検出する位相検出器5を備える。DPLL1は、少なくとも周波数制御ワード8と、位相誤差を表す少なくとも1つの制御信号11、13に基づいて出力信号2を発生するデジタル制御発振器7を備える。位相検出器5は、整数位相誤差を表す第1の制御信号11を発生するための整数回路9を備える。位相検出器5は、帰還信号6及び遅延基準クロック信号4を処理するための時間−デジタル変換器(TDC)14を含む分数回路12を備える。分数回路12は、TDC出力15から分数位相誤差を表す第2の制御信号13を発生する。
【選択図】図1
Description
すなわち前の周波数出力に戻るという利点を提供する。アンラップなしで同期が遅くなる理由は、DPLLは、平均TDC出力において非常に小さなオフセットを検出することができ、その平均値でDCOのみを制御することができるからである。DPLLは、DPLLの制限されたループ帯域幅のために平均値でしか制御できない。しかし、TDC出力をアンラップするとき、DCOを制御する平均オフセットはラップアラウンドごとに大きくなる。このことは、時間の経過とともに平均値が急速に増加し、DPLLがより早く再同期できることを意味する。
プロットは、DPLL1は位相同期状態にある第1のセクション201におけるDPLL1の安定した周波数出力を示す。2MHzの周波数外乱204に直面すると、周波数出力はより高い周波数に上方にジャンプする。しかし、この2MHzの周波数外乱204に対して、DPLL1は、制限された時間期間202の後に位相同期を再取得することができ、周波数出力は最終セクション203の初期の安定した周波数出力に引き戻される。
第2の強化技術(本開示の第2の態様)によれば、増加したレンジ外利得を有する4ビットTDC14が使用され、そのTDC出力利得曲線1500が、通常のレンジ外利得を有する4ビットTDC14の代わりに、図5bに示されている。また、通常のレンジ外利得のTDC出力利得曲線1500が図5aに示されている。
TDC14の出力15を観察すると、TDC出力15は位相軌道の小さな部分として見ることができることを実現した。この目的のために構成された処理部17、すなわちアンラップ部17(図1に示す)によって、この位相軌道をデジタル領域で適切にアンラップすることにより、ループフィルタに対してより良好な位相軌道が提供され、観測された誤った同期状態が省略され得る。従って、アンラップはロックインレンジ又はキャプチャ範囲を拡張する。
(a)リラップ部19の第1の部分191において、TDC出力利得Cを差動演算されたTDC出力コード21(Δ_in)に加算し、
(b)リラップ部19の第2部分192におけるTDC出力利得2Cを2倍にすることにより、TDC出力コード21(Δ_in)とTDC出力利得Cとの和の除算の係数を計算し、
(c)リラップ部19の第3の部分193において得られたモジュラスから出力利得Cを減算し、その結果、リラップされた差動演算TDC出力コード22(Δ_out)が得られる。
さらに、リラップ部19は、リラップされた差動演算TDC出力コード22(Δ_out)を、さらなる処理のためにアンラップ部17の積分器20に転送するために設けられている。
Claims (15)
- 出力信号(2)を基準クロック信号(3)に位相同期するためのデジタル位相同期ループ(DPLL)(1)であって、
前記DPLL(1)は、
基準クロック信号(3)に対する帰還信号(6)の位相誤差を検出するように構成された位相検出器(5)を備え、前記帰還信号(6)は、位相検出器(5)の入力に帰還されるDPPL(1)の出力信号(2)であり、
前記DPLL(1)は、
少なくとも周波数制御ワード(8)と、位相によって検出された位相誤差を表す少なくとも1つの制御信号(11,13)とに基づいて、前記出力信号(2)を発生するように構成されたデジタル制御発振器(DCO)検出器(5)を備え、
前記位相検出器(5)は、
整数位相誤差を表す第1の制御信号を発生するように構成された整数回路と、
前記帰還信号(6)及び遅延基準クロック信号(4)を処理するように構成された時間−デジタル変換器(TDC)を含む分数回路(12)とを備え、前記分数回路(12)は、TDC出力15から分数位相誤差を表す第2の制御信号13を発生するように構成されるDPLL(1)において、
前記DPLL(1)は、TDC出力(15)をアンラップするように構成されたアンラップ部(17)を備えるデジタル位相同期ループ(DPLL)(1)。 - 初期位相同期を得るために整数回路(9)を作動させるように構成された処理部と、
最初の位相同期が得られたとき前記整数回路(9)を非活性化するように構成される請求項1に記載のDPLL(1)。 - 前記アンラップ部は、前記TDC出力(15)の絶対値の変化が所定の限界値よりも大きいときに、TDC出力(15)の変化と逆方向に所定のアンラップ値だけTDC出力(15)をシフトすることによって、前記TDC出力をアンラップするように構成される請求項1又は2に記載のDPLL(1)。
- 前記アンラップ部(17)は、
後続の複数のTDC出力コード(15)について差動演算するように構成された差動演算器(18)と、
制限値より大きい絶対値を有する負の差動演算TDC出力コード(21)の場合には、アンラップ値を前記差動演算されたTDC出力コード(21)に加えることと、
前記制限値より大きい絶対値を有する正の差動演算されたTDC出力コード(21)の場合には、前記差動演算されたTDC出力コード(21)から前記アンラップ値を減算することのうちのいずれかを実行することで、前記差動演算されたTDC出力コード(21)をリラップするように構成されたリラップ部(19)と、
前記リラップされて差動演算された複数のTDC出力コード(22)を統合して前記アンラップされたTDC出力コード(23)を得るように構成された積分器(20)とを備える請求項1〜3のうちのいずれか1つに記載のDPLL(1)。 - 前記差動演算器(18)はさらに、所定量の前記TDC出力コード(15)を前記差動演算されたTDC出力コード(21)に漏洩するように構成される請求項4に記載のDPLL(1)。
- 前記DPLL(1)は少なくとも1つの較正ループを備え、
前記アンラップされたTDC出力(23)が所定の範囲(24)外にあるとき、前記アンラップ部(17)は各較正ループを無効にするように構成され、
前記アンラップされたTDC出力(23)が所定の範囲(24)内に再び入ったとき、前記アンラップ部(17)は各較正ループを再びイネーブルにするように構成される請求項1〜5のうちのいずれか1つに記載のDPLL(1)。 - 前記アンラップ部(17)は、前記アンラップされたTDC出力(23)が所定の範囲(24)内に再び入り所定の期間(25)が経過した後に、各較正ループを再びイネーブルするように構成される請求項6に記載のDPLL(1)。
- 前記TDC(14)は、増加するレンジ外の利得を有する請求項1〜7のうちのいずれか1つに記載のDPLL(1)。
- 出力信号(2)を基準クロック信号(3)に位相同期するためにデジタル位相同期ループ(DPLL)(1)を動作させる方法であって、
前記方法は、
(a)DPLL(1)の位相検出器(5)の第1の入力に基準クロック信号(3)を供給するステップと、
(b)帰還信号(6)として出力信号(2)を位相検出器(5)の第2入力に供給するステップと、
(c)基準クロック信号(3)に対する帰還信号(6)の整数位相誤差を表す第1の制御信号(11)を、位相検出器(5)の整数回路(9)により発生するステップと、
(d)位相検出器(5)の分数回路(12)の時間−デジタル変換器(TDC)(14)によって、帰還信号(6)及び遅延基準クロック信号(4)を処理し、基準クロック信号(3)に対する帰還信号(6)の分数位相誤差を表す第2の制御信号(13)をTDC出力(15)から発生するステップと、
(e)前記DPLL(1)のデジタル制御発振器(DCO)(7)によって、少なくとも周波数制御ワード(8)と、第1の制御信号(11)と第2の制御信号(13)のうちの1つとに基づいて、出力信号(2)を再生するステップと、
(f)ステップ(b)〜(e)を繰り返すことで、基準クロック信号(3)に対する出力信号(2)の初期位相同期を得るステップと、
(g)初期位相同期を得た後に、位相検出器(5)の整数回路(9)を非アクティブにするステップと、
(h)ステップ(b)、(d)及び(e)を繰り返すことで、前記出力信号(2)の位相同期を基準クロック信号(3)に追従させるステップとを含む方法において、
前記ステップ(d)は、前記DPLL(1)のアンラップ部(17)により前記TDC出力(15)をアンラップすることをさらに含む方法。 - 前記アンラップ部(17)によって前記TDC出力(15)のアンラップすることは、前記TDC出力(15)の絶対値の変化が所定の限界値よりも大きい場合に、前記TDC出力(15)の変化とは反対の方向に所定のアンラップ値だけTDC出力(15)をシフトすることを含む請求項9に記載の方法。
- 前記アンラップ部(17)によって前記TDC出力(15)のアンラップすることは、
後続の複数のTDC出力コード(15)について差動演算することと、
制限値より大きい絶対値を有する負の差動演算TDC出力コード(21)の場合には、アンラップ値を前記差動演算されたTDC出力コード(21)に加えることと、前記制限値より大きい絶対値を有する正の差動演算されたTDC出力コード(21)の場合には、前記差動演算されたTDC出力コード(21)から前記アンラップ値を減算することのうちのいずれか1つを実行することで、前記差動演算されたTDC出力コード(21)をリラップすることと、
前記リラップされたTDC出力コードを統合してアンラップされたTDC出力コード(23)を得ることとを含む請求項9又は10に記載の方法。 - 後続の複数のTDC出力コード(15)について差動演算することは、前記TDC出力コード(15)に所定量のTDC出力コード(15)を加算することを含む請求項11に記載の方法。
- 前記DPLL(1)は、少なくとも1つの較正ループを備え、
前記方法は、
前記アンラップ部(17)によって実行されるステップであって、
前記アンラップされたTDC出力(23)が所定の範囲(24)外にあるとき、前記各較正ループを無効にするステップと、
前記アンラップされたTDC出力(23)が所定の範囲(24)内に再び入ったとき、前記各較正ループを再度有効にするステップとを含む請求項9〜12のうちのいずれか1つに記載の方法。 - 前記各較正ループは、前記アンラップされたTDC出力23が所定の範囲24内にあったときから所定の期間(25)の後に再びイネーブルされる請求項13に記載の方法。
- 前記DPLL(1)の処理部(29)によって実行されるステップであって、前記TDC(14)の圏外利得を増加させるステップを含む求項9〜14のうちのいずれか1つに記載の方法。
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