JP2000101426A - 位相周波数検出器およびそれが組み込まれた位相ロックループ回路 - Google Patents
位相周波数検出器およびそれが組み込まれた位相ロックループ回路Info
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Abstract
(57)【要約】
【課題】 位相誤差信号に周波数差を加味した変形を加
えることにより、周波数が離れているときでも短時間で
位相同期を達成する。 【解決手段】 周波数が離れているときに生じる位相誤
差信号の不連続なジャンプをジャンプ検出部３０におい
て検出し、検出信号により状態記憶部３２の状態を遷移
させる。保持部３４において、状態記憶部３２の状態に
応じて位相誤差信号を修正して周波数位相誤差信号とす
る。
えることにより、周波数が離れているときでも短時間で
位相同期を達成する。 【解決手段】 周波数が離れているときに生じる位相誤
差信号の不連続なジャンプをジャンプ検出部３０におい
て検出し、検出信号により状態記憶部３２の状態を遷移
させる。保持部３４において、状態記憶部３２の状態に
応じて位相誤差信号を修正して周波数位相誤差信号とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、２つの信号間の位
相差を表わす位相誤差信号の時間的変化から２つの信号
間の周波数誤差を検出して位相誤差信号を修正して出力
する位相周波数検出器およびそれが組み込まれた位相ロ
ックループ回路に関する。
相差を表わす位相誤差信号の時間的変化から２つの信号
間の周波数誤差を検出して位相誤差信号を修正して出力
する位相周波数検出器およびそれが組み込まれた位相ロ
ックループ回路に関する。
【０００２】
【従来の技術】ＩＦ（中間周波）信号から搬送波を再生
するためにＰＬＬ（位相ロックループ）回路が使用され
ている。この場合において、入力されたＩＦ信号に９０
°位相が相異なる２つの再生搬送波が乗算されてＩ相信
号およびＱ相信号からなるベースバント信号が生成され
る。これらをＡ／Ｄ変換器でディジタル信号に変換し、
ｔａｎ-1（Ｑ／Ｉ）の値が格納されているＲＯＭにアド
レスとしてＩ相およびＱ相信号の値を与えることによ
り、入力信号と再生搬送波との間の位相誤差信号が生成
される。生成された位相誤差信号から低域通過フィルタ
で高域成分を除いたもので再生搬送波の周波数が制御さ
れる。
するためにＰＬＬ（位相ロックループ）回路が使用され
ている。この場合において、入力されたＩＦ信号に９０
°位相が相異なる２つの再生搬送波が乗算されてＩ相信
号およびＱ相信号からなるベースバント信号が生成され
る。これらをＡ／Ｄ変換器でディジタル信号に変換し、
ｔａｎ-1（Ｑ／Ｉ）の値が格納されているＲＯＭにアド
レスとしてＩ相およびＱ相信号の値を与えることによ
り、入力信号と再生搬送波との間の位相誤差信号が生成
される。生成された位相誤差信号から低域通過フィルタ
で高域成分を除いたもので再生搬送波の周波数が制御さ
れる。
【０００３】
【発明が解決しようとする課題】上記のようにして生成
される位相誤差信号は関数ｔａｎ-1の周期性のために±
１８０°の範囲内で周期的に変化する。そのため、入力
信号の周波数と再生搬送波の周波数が離れている場合、
同期できなかったり同期するまでの時間が著しく長くな
るという問題がある。
される位相誤差信号は関数ｔａｎ-1の周期性のために±
１８０°の範囲内で周期的に変化する。そのため、入力
信号の周波数と再生搬送波の周波数が離れている場合、
同期できなかったり同期するまでの時間が著しく長くな
るという問題がある。
【０００４】したがって本発明の目的は、２つの信号間
の位相誤差に周波数差を加味した周波数位相誤差信号を
生成する位相周波数検出器、およびそれが組み込まれて
２つの信号の周波数が離れている場合でも短時間で同期
を達成し得る位相ロックループ回路を提供することにあ
る。
の位相誤差に周波数差を加味した周波数位相誤差信号を
生成する位相周波数検出器、およびそれが組み込まれて
２つの信号の周波数が離れている場合でも短時間で同期
を達成し得る位相ロックループ回路を提供することにあ
る。
【０００５】
【課題を解決するための手段】本発明によれば、２つの
信号間の位相誤差を表わす位相誤差信号の時間的変化に
基づき２つの信号間の周波数誤差を検出して出力する周
波数誤差検出部と、該周波数誤差検出部の出力に応じて
該位相誤差信号を修正して周波数位相誤差信号として出
力する信号修正部とを具備する位相周波数検出器が提供
される。
信号間の位相誤差を表わす位相誤差信号の時間的変化に
基づき２つの信号間の周波数誤差を検出して出力する周
波数誤差検出部と、該周波数誤差検出部の出力に応じて
該位相誤差信号を修正して周波数位相誤差信号として出
力する信号修正部とを具備する位相周波数検出器が提供
される。
【０００６】本発明によれば、入力信号の位相を発振器
の出力信号の位相と比較して２つの信号の間の位相誤差
を表わす位相誤差信号を出力する位相比較器と、該位相
誤差信号の時間的変化に基づき２つの信号間の周波数誤
差を検出して出力する周波数誤差検出部と該周波数誤差
検出部の出力に応じて該位相誤差信号を修正して周波数
位相誤差信号として出力する信号修正部とを含む位相周
波数検出器と、該周波数位相誤差信号に含まれる低周波
数成分のみを通過させる低域通過フィルタと、該低域通
過フィルタの出力に応じた周波数の信号を出力する前記
発振器とを具備する位相ロックループ回路もまた提供さ
れる。
の出力信号の位相と比較して２つの信号の間の位相誤差
を表わす位相誤差信号を出力する位相比較器と、該位相
誤差信号の時間的変化に基づき２つの信号間の周波数誤
差を検出して出力する周波数誤差検出部と該周波数誤差
検出部の出力に応じて該位相誤差信号を修正して周波数
位相誤差信号として出力する信号修正部とを含む位相周
波数検出器と、該周波数位相誤差信号に含まれる低周波
数成分のみを通過させる低域通過フィルタと、該低域通
過フィルタの出力に応じた周波数の信号を出力する前記
発振器とを具備する位相ロックループ回路もまた提供さ
れる。
【０００７】
【発明の実施の形態】図１は入力信号に再生搬送波を同
期させる従来のＰＬＬ回路の構成を示す。図１におい
て、電圧制御発振器１０の出力から９０°移相器１２に
よって位相が９０°だけ異なる２つの搬送波が形成さ
れ、乗算器１４，１６で入力信号に乗算されてＩ相信号
およびＱ相信号が生成される。これらはＡ／Ｄ変換器１
８，２０でディジタル信号に変換され、ＲＯＭ２２にア
ドレスとして与えられる。ＲＯＭ２２からは位相誤差ｔ
ａｎ-1（Ｑ／Ｉ）が出力され、低域通過フィルタ２４お
よびＤ／Ａ変換器２６を経て電圧制御発振器１０へ周波
数制御信号として与えられる。
期させる従来のＰＬＬ回路の構成を示す。図１におい
て、電圧制御発振器１０の出力から９０°移相器１２に
よって位相が９０°だけ異なる２つの搬送波が形成さ
れ、乗算器１４，１６で入力信号に乗算されてＩ相信号
およびＱ相信号が生成される。これらはＡ／Ｄ変換器１
８，２０でディジタル信号に変換され、ＲＯＭ２２にア
ドレスとして与えられる。ＲＯＭ２２からは位相誤差ｔ
ａｎ-1（Ｑ／Ｉ）が出力され、低域通過フィルタ２４お
よびＤ／Ａ変換器２６を経て電圧制御発振器１０へ周波
数制御信号として与えられる。
【０００８】図２の（ａ）欄は電圧制御発振器１０の周
波数が入力信号の周波数から離れているときの位相誤差
信号の時間変化を示す。図２（ａ）からわかるように、
両者に一定の周波数差があるとき、位相誤差は時間とと
もに一定速度で増加し、最大値（＋１８０°）に達する
と最小値（−１８０°）まで不連続にジャンプする。周
波数の大小関係が図２（ａ）と逆である場合には、図３
の（ａ）欄に示すように位相誤差信号は一定速度で減少
し、最小値（−１８０°）に達したら最大値（＋１８０
°）へ不連続にジャンプする。
波数が入力信号の周波数から離れているときの位相誤差
信号の時間変化を示す。図２（ａ）からわかるように、
両者に一定の周波数差があるとき、位相誤差は時間とと
もに一定速度で増加し、最大値（＋１８０°）に達する
と最小値（−１８０°）まで不連続にジャンプする。周
波数の大小関係が図２（ａ）と逆である場合には、図３
の（ａ）欄に示すように位相誤差信号は一定速度で減少
し、最小値（−１８０°）に達したら最大値（＋１８０
°）へ不連続にジャンプする。
【０００９】本発明では、これらの位相ジャンプの方向
を検出することによって両信号の周波数の大小関係を決
定するための信号を生成する。すなわち、図２（ａ）の
場合、位相誤差信号の微分、すなわち、位相誤差信号の
前回値からの変化分は図２の（ｂ）欄に示すようにな
る。これを負の比較値（例えば−９０°）と比較するこ
とによって負方向への位相のジャンプを検出して図２の
（ｃ）欄に示すようにアップ信号を生成する。また、図
３（ｂ）に示すように、正の比較値（例えば＋９０°）
と比較することによって、正方向への位相ジャンプを検
出し、図３（ｃ）に示すようにダウン信号を生成する。
を検出することによって両信号の周波数の大小関係を決
定するための信号を生成する。すなわち、図２（ａ）の
場合、位相誤差信号の微分、すなわち、位相誤差信号の
前回値からの変化分は図２の（ｂ）欄に示すようにな
る。これを負の比較値（例えば−９０°）と比較するこ
とによって負方向への位相のジャンプを検出して図２の
（ｃ）欄に示すようにアップ信号を生成する。また、図
３（ｂ）に示すように、正の比較値（例えば＋９０°）
と比較することによって、正方向への位相ジャンプを検
出し、図３（ｃ）に示すようにダウン信号を生成する。
【００１０】図４は本発明の一実施例に係る位相周波数
検出器の構成を示す。ジャンプ検出部３０は、位相比較
器（例えば図１の乗算器１４，１６およびＲＯＭ２２）
からの位相誤差信号から前述のようにして位相ジャンプ
を検出してアップ信号またはダウン信号を出力する。状
態記憶部３２は２つの信号の周波数の大小関係に対応す
る状態を保持し、アップ信号およびダウン信号に応じて
その状態を遷移させる。保持部３４は状態記憶部３２が
出力する、周波数の大小関係に対応する状態に応じて位
相誤差信号を通過させあるいは保持する。
検出器の構成を示す。ジャンプ検出部３０は、位相比較
器（例えば図１の乗算器１４，１６およびＲＯＭ２２）
からの位相誤差信号から前述のようにして位相ジャンプ
を検出してアップ信号またはダウン信号を出力する。状
態記憶部３２は２つの信号の周波数の大小関係に対応す
る状態を保持し、アップ信号およびダウン信号に応じて
その状態を遷移させる。保持部３４は状態記憶部３２が
出力する、周波数の大小関係に対応する状態に応じて位
相誤差信号を通過させあるいは保持する。
【００１１】図５はジャンプ検出部３０の構成を示す。
フリップフロップ３６はクロック（図示せず）に同期し
て位相誤差信号を保持する。減算器３８は位相誤差信号
の現在値からフリップフロップ３６に保持された前回値
を差し引いて前回値からの差分すなわち微分を生成す
る。比較器４０は減算器３８の出力を負の比較値例えば
−９０°と比較し、それよりも低ければ図２（ｃ）に示
すようなアップ信号を出力する。比較器４２は減算器３
８の出力を正の比較値たとえば＋９０°と比較しそれよ
りも高ければ図３（ｃ）に示すようにダウン信号を出力
する。
フリップフロップ３６はクロック（図示せず）に同期し
て位相誤差信号を保持する。減算器３８は位相誤差信号
の現在値からフリップフロップ３６に保持された前回値
を差し引いて前回値からの差分すなわち微分を生成す
る。比較器４０は減算器３８の出力を負の比較値例えば
−９０°と比較し、それよりも低ければ図２（ｃ）に示
すようなアップ信号を出力する。比較器４２は減算器３
８の出力を正の比較値たとえば＋９０°と比較しそれよ
りも高ければ図３（ｃ）に示すようにダウン信号を出力
する。
【００１２】図４の状態記憶部３２はたとえば図６に示
すように、オーバーフローおよびアンダーフロー制御の
ついたアップダウンカウンタ４４で実現される。アップ
ダウンカウンタ４４の状態遷移図を図８に示す。図８に
おいて“ｓｔａｔｅ１”は一方の信号の周波数が他方よ
りも大である状態を示し、“ｓｔａｔｅ−１”はその逆
の状態を示し、“ｓｔａｔｅ０”は両者の周波数がほぼ
等しい状態を示す。状態“ｓｔａｔｅ１”でダウン信号
が入力されると“ｓｔａｔｅ０”に遷移し、さらにダウ
ン信号が入力されると“ｓｔａｔｅ−１”に遷移し、さ
らにダウン信号が入力されると“ｓｔａｔｅ−１”に停
まる。“ｓｔａｔｅ−１”でアップ信号が入力されると
“ｓｔａｔｅ０”へ遷移し、さらにアップ信号が入力さ
れると“ｓｔａｔｅ１”へ遷移し、さらにアップ信号が
入力されると“ｓｔａｔｅ１”に停まる。
すように、オーバーフローおよびアンダーフロー制御の
ついたアップダウンカウンタ４４で実現される。アップ
ダウンカウンタ４４の状態遷移図を図８に示す。図８に
おいて“ｓｔａｔｅ１”は一方の信号の周波数が他方よ
りも大である状態を示し、“ｓｔａｔｅ−１”はその逆
の状態を示し、“ｓｔａｔｅ０”は両者の周波数がほぼ
等しい状態を示す。状態“ｓｔａｔｅ１”でダウン信号
が入力されると“ｓｔａｔｅ０”に遷移し、さらにダウ
ン信号が入力されると“ｓｔａｔｅ−１”に遷移し、さ
らにダウン信号が入力されると“ｓｔａｔｅ−１”に停
まる。“ｓｔａｔｅ−１”でアップ信号が入力されると
“ｓｔａｔｅ０”へ遷移し、さらにアップ信号が入力さ
れると“ｓｔａｔｅ１”へ遷移し、さらにアップ信号が
入力されると“ｓｔａｔｅ１”に停まる。
【００１３】図７は図４の保持部３４の詳細の一例を示
す。ＯＲ回路４８の出力は、状態が“ｓｔａｔｅ０”か
ら“ｓｔａｔｅ１”へ変化したときまたは“ｓｔａｔｅ
０”から“ｓｔａｔｅ−１”へ変化したとき、“偽”か
ら“真”へと変化する。ラッチ４６はこのとき位相誤差
信号をラッチして周波数位相誤差信号として出力する。
状態が“ｓｔａｔｅ０”である間は位相誤差信号をその
まま通過させて周波数位相誤差信号として出力する。こ
の結果、周波数位相誤差信号は図９中実線で示すように
なる。図９からわかるように、２つの符号の周波数がほ
ぼ等しい“ｓｔａｔｅ０”では周波数位相誤差信号は２
つの信号の位相差に応じて直接的に変化し、“ｓｔａｔ
ｅ１”または“ｓｔａｔｅ−１”では一定値に保たれ
る。したがって、この信号をＰＬＬ回路の周波数制御に
用いれば、２つの信号の周波数が離れていても短時間で
同期を達成することができる。
す。ＯＲ回路４８の出力は、状態が“ｓｔａｔｅ０”か
ら“ｓｔａｔｅ１”へ変化したときまたは“ｓｔａｔｅ
０”から“ｓｔａｔｅ−１”へ変化したとき、“偽”か
ら“真”へと変化する。ラッチ４６はこのとき位相誤差
信号をラッチして周波数位相誤差信号として出力する。
状態が“ｓｔａｔｅ０”である間は位相誤差信号をその
まま通過させて周波数位相誤差信号として出力する。こ
の結果、周波数位相誤差信号は図９中実線で示すように
なる。図９からわかるように、２つの符号の周波数がほ
ぼ等しい“ｓｔａｔｅ０”では周波数位相誤差信号は２
つの信号の位相差に応じて直接的に変化し、“ｓｔａｔ
ｅ１”または“ｓｔａｔｅ−１”では一定値に保たれ
る。したがって、この信号をＰＬＬ回路の周波数制御に
用いれば、２つの信号の周波数が離れていても短時間で
同期を達成することができる。
【００１４】図１０は本発明の位相周波数検出器を搬送
波再生のためのＰＬＬ回路に用いた例を示す。図１との
相異は、ＲＯＭ２２と低域通過フィルタ２４の間に本発
明の位相周波数検出器５０が挿入されている点にある。
位相周波数検出器５０はＲＯＭ２２が出力する位相誤差
信号から前述のようにして周波数差を検出してそれに基
いて位相誤差信号を修正し、周波数位相誤差信号として
出力する。これにより、入力信号と発振器１０の出力の
周波数が離れていても短期間で同期を達成することがで
きる。
波再生のためのＰＬＬ回路に用いた例を示す。図１との
相異は、ＲＯＭ２２と低域通過フィルタ２４の間に本発
明の位相周波数検出器５０が挿入されている点にある。
位相周波数検出器５０はＲＯＭ２２が出力する位相誤差
信号から前述のようにして周波数差を検出してそれに基
いて位相誤差信号を修正し、周波数位相誤差信号として
出力する。これにより、入力信号と発振器１０の出力の
周波数が離れていても短期間で同期を達成することがで
きる。
【００１５】図１１はＰＬＬ回路の他の例を示す。図１
０のＤ／Ａ変換器２６および電圧制御発振器１０に代え
て、図１１では数値制御発振器５２およびＤ／Ａ変換器
５４が使用されている。図１２はＰＬＬ回路のさらに他
の例を示す。図１１の９０°移相器１２を使用する代わ
りに、図１２では、２つの数値制御発振器５６，５８で
互いに位相が９０°異なる２つの信号をディジタル信号
の形で発生し、２つのＤ／Ａ変換器６０，６２でアナロ
グ信号に変換して乗算器１４，１６に与えている。
０のＤ／Ａ変換器２６および電圧制御発振器１０に代え
て、図１１では数値制御発振器５２およびＤ／Ａ変換器
５４が使用されている。図１２はＰＬＬ回路のさらに他
の例を示す。図１１の９０°移相器１２を使用する代わ
りに、図１２では、２つの数値制御発振器５６，５８で
互いに位相が９０°異なる２つの信号をディジタル信号
の形で発生し、２つのＤ／Ａ変換器６０，６２でアナロ
グ信号に変換して乗算器１４，１６に与えている。
【００１６】図１３は本発明の位相周波数検出器の他の
例を示す。図４の保持部３４に代えて図１３の位相周波
数検出器では拡大部６４が使用される。図１４は拡大部
６４の詳細な構成を示す。セレクタ６６はｓｔａｔｅ
１，ｓｔａｔｅ０，ｓｔａｔｅ−１に対してそれぞれ１
８０°，０°，−１８０°を選択して出力する。加算器
６８は位相誤差信号にセレクタ６６が選択した値を加算
して周波数位相誤差検出信号として出力する。図１５の
実線はこの周波数位相誤差信号を示す。ｓｔａｔｅ１お
よびｓｔａｔｅ−１では２つの信号の周波数の大小関係
に応じて誤差信号が拡大されるので、周波数が離れてい
ても短時間で同期を達成することができる。
例を示す。図４の保持部３４に代えて図１３の位相周波
数検出器では拡大部６４が使用される。図１４は拡大部
６４の詳細な構成を示す。セレクタ６６はｓｔａｔｅ
１，ｓｔａｔｅ０，ｓｔａｔｅ−１に対してそれぞれ１
８０°，０°，−１８０°を選択して出力する。加算器
６８は位相誤差信号にセレクタ６６が選択した値を加算
して周波数位相誤差検出信号として出力する。図１５の
実線はこの周波数位相誤差信号を示す。ｓｔａｔｅ１お
よびｓｔａｔｅ−１では２つの信号の周波数の大小関係
に応じて誤差信号が拡大されるので、周波数が離れてい
ても短時間で同期を達成することができる。
【００１７】図１６および図１７はそれぞれ図４および
図１３の位相周波数検出器に、２つの信号の周波数が一
致してＰＬＬがロックしたことを示すロック検出信号を
出力するロック検出部７０を付加したものを示す。ロッ
ク検出部７０は例えば図１８に示すようにカウンタ７２
で実現される。カウンタ７２のリセット入力には信号
“ｓｔａｔｅ０”が接続され、ロック信号はカウンタ７
２のキャリ出力から取り出される。キャリ出力はカウン
タ７２のホールド入力に接続される。図１９に示すよう
に、状態がｓｔａｔｅ０のときカウンタ７２はアップカ
ウントされ、それ以外のｓｔａｔｅ１またはｓｔａｔｅ
−１のときリセットされる。ｓｔａｔｅ０が所定回数続
くとカウンタ７２はカウンタ７２からキャリが出力され
その値でホールドされる。すなわち、所定の保護時間の
間ｓｔａｔｅ０が続くと位相同期が確立したとしてロッ
ク信号が出力される。保護時間の長さはループの応答時
間等を考慮して決められる。
図１３の位相周波数検出器に、２つの信号の周波数が一
致してＰＬＬがロックしたことを示すロック検出信号を
出力するロック検出部７０を付加したものを示す。ロッ
ク検出部７０は例えば図１８に示すようにカウンタ７２
で実現される。カウンタ７２のリセット入力には信号
“ｓｔａｔｅ０”が接続され、ロック信号はカウンタ７
２のキャリ出力から取り出される。キャリ出力はカウン
タ７２のホールド入力に接続される。図１９に示すよう
に、状態がｓｔａｔｅ０のときカウンタ７２はアップカ
ウントされ、それ以外のｓｔａｔｅ１またはｓｔａｔｅ
−１のときリセットされる。ｓｔａｔｅ０が所定回数続
くとカウンタ７２はカウンタ７２からキャリが出力され
その値でホールドされる。すなわち、所定の保護時間の
間ｓｔａｔｅ０が続くと位相同期が確立したとしてロッ
ク信号が出力される。保護時間の長さはループの応答時
間等を考慮して決められる。
【００１８】
【発明の効果】以上説明したように本発明によれば、位
相誤差に周波数差を加味した周波数位相誤差信号が得ら
れ、これを用いてＰＬＬを制御することにより２つの信
号間で周波数が離れている場合でも短時間で同期を達成
することができる。
相誤差に周波数差を加味した周波数位相誤差信号が得ら
れ、これを用いてＰＬＬを制御することにより２つの信
号間で周波数が離れている場合でも短時間で同期を達成
することができる。
【図１】従来のＰＬＬ回路を示すブロック図である。
【図２】２つの信号間で周波数が離れている場合の位相
誤差信号、その微分およびアップ信号を表わす波形図で
ある。
誤差信号、その微分およびアップ信号を表わす波形図で
ある。
【図３】周波数の大小関係が図２と逆の場合の位相誤差
信号、その微分およびダウン信号を表わす波形図であ
る。
信号、その微分およびダウン信号を表わす波形図であ
る。
【図４】本発明の一実施例に係る位相周波数検出器の構
成を示すブロック図である。
成を示すブロック図である。
【図５】ジャンプ検出部３０の詳細な構成を示す回路図
である。
である。
【図６】状態記憶部３２の詳細な構成を示す回路図であ
る。
る。
【図７】保持部３４の詳細な構成を示す回路図である。
【図８】状態記憶部３２の状態遷移図である。
【図９】図４の回路の周波数位相誤差信号を示すグラフ
である。
である。
【図１０】本発明の位相周波数検出器を使用したＰＬＬ
回路の一例のブロック図である。
回路の一例のブロック図である。
【図１１】本発明の位相周波数検出器を用いたＰＬＬ回
路の他の例のブロック図である。
路の他の例のブロック図である。
【図１２】本発明の位相周波数検出器を用いたＰＬＬ回
路の他の例のブロック図である。
路の他の例のブロック図である。
【図１３】本発明の位相周波数検出器の他の例を示すブ
ロック図である。
ロック図である。
【図１４】拡大部６４の詳細な構成を示す回路図であ
る。
る。
【図１５】図１３の回路の周波数位相誤差信号を示すグ
ラフである。
ラフである。
【図１６】ロック検出部７０が付加された位相周波数検
出器のブロック図である。
出器のブロック図である。
【図１７】ロック検出部７０が付加された位相周波数検
出器の他の例のブロック図である。
出器の他の例のブロック図である。
【図１８】ロック検出部７０の詳細な構成を示す回路図
である。
である。
【図１９】ロック検出部の動作を示す波形図である。
１０…電圧制御発振器 １２…９０°移相器 １４，１６…乗算器 １８，２０…Ａ／Ｄ変換器 ２２…ＲＯＭ ２４…低域通過フィルタ ２６…Ｄ／Ａ変換器 ３６…フリップフロップ ３８…減算器 ５０…位相周波数検出器
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G030 AA01 AA05 AB03 AB05 AD09 AF01 AG00 5J106 AA04 CC01 CC21 CC31 CC38 CC41 CC58 DD06 DD09 DD13 DD17 DD35 DD36 DD42 DD48 EE01 EE08 EE15 JJ02 JJ03 KK03 KK08
Claims (12)
- 【請求項１】 ２つの信号間の位相誤差を表わす位相誤
差信号の時間的変化に基づき２つの信号間の周波数誤差
を検出して出力する周波数誤差検出部と、 該周波数誤差検出部の出力に応じて該位相誤差信号を修
正して周波数位相誤差信号として出力する信号修正部と
を具備する位相周波数検出器。 - 【請求項２】 前記周波数誤差検出部は、 前記位相誤差信号の微分を計算して出力する微分器と、 該微分器の出力を上限値および下限値と比較して比較結
果としてそれぞれアップ信号およびダウン信号を発生す
る比較器と、 ２つの信号の周波数の大小関係を表わす複数の状態の１
つを保持し、該アップ信号およびダウン信号が発生した
とき所定の規則に従って状態を遷移させ、現在の状態を
前記周波数誤差を示す信号として出力する状態保持器と
を含む請求項１記載の位相周波数検出器。 - 【請求項３】 前記状態保持器は、一方の信号の周波数
が他方の信号の周波数よりも高い第１の状態、２つの信
号の周波数の関係が第１の状態とは逆の関係にある第３
の状態およびそれらのいずれでもない第２の状態からな
る３つの状態のいずれかを保持し、 該状態保持器が第１の状態を保持しているときにダウン
信号が発生すると第１の状態を維持しアップ信号が発生
すると第１の状態から第２の状態へ遷移し、 該状態保持器が第２の状態を保持しているときにダウン
信号が発生すると第１の状態に遷移しアップ信号が発生
すると第３の状態へ遷移し、 該状態保持器が第３の状態を保持しているときにダウン
信号が発生すると第２の状態に遷移しアップ信号が発生
すると第３の状態を維持する請求項２記載の位相周波数
検出器。 - 【請求項４】 前記信号修正部は、前記状態保持器が第
２の状態を出力するとき前記位相誤差信号を通過させて
前記周波数位相誤差信号として出力し、第１の状態また
は第３の状態を出力するとき前記位相誤差信号をラッチ
して該周波数位相誤差信号として出力するラッチ回路を
含む請求項３記載の位相周波数検出器。 - 【請求項５】 前記信号修正部は、 前記状態保持器が第２の状態を出力するときゼロ値を選
択し第１および第３の状態を出力するときそれぞれ負の
値および正の値を選択するセレクタと、 前記位相誤差信号に該セレクタの出力を加算して前記周
波数位相誤差信号として出力する加算器とを含む請求項
３記載の位相周波数検出器。 - 【請求項６】 前記状態保持器が所定期間連続して第２
の状態を出力し続けるとき一方の信号が他方の信号にロ
ックしたことを示すロック信号を出力するロック検出部
をさらに具備する請求項３記載の位相周波数検出器。 - 【請求項７】 入力信号の位相を発振器の出力信号の位
相と比較して２つの信号の間の位相誤差を表わす位相誤
差信号を出力する位相比較器と、 該位相誤差信号の時間的変化に基づき２つの信号間の周
波数誤差を検出して出力する周波数誤差検出部と該周波
数誤差検出部の出力に応じて該位相誤差信号を修正して
周波数位相誤差信号として出力する信号修正部とを含む
位相周波数検出器と、 該周波数位相誤差信号に含まれる低周波数成分のみを通
過させる低域通過フィルタと、 該低域通過フィルタの出力に応じた周波数の信号を出力
する前記発振器とを具備する位相ロックループ回路。 - 【請求項８】 前記周波数誤差検出部は、 前記位相誤差信号の微分を計算して出力する微分器と、 該微分器の出力を上限値および下限値と比較して比較結
果としてそれぞれアップ信号およびダウン信号を発生す
る比較器と、 ２つの信号の周波数の大小関係を表わす複数の状態の１
つを保持し、該アップ信号およびダウン信号が発生した
とき所定の規則に従って状態を遷移させ、現在の状態を
前記周波数誤差を示す信号として出力する状態保持器と
を含む請求項７記載の位相ロックループ回路。 - 【請求項９】 前記状態保持器は、一方の信号の周波数
が他方の信号の周波数よりも高い第１の状態、２つの信
号の周波数の関係が第１の状態とは逆の関係にある第３
の状態およびそれらのいずれでもない第２の状態からな
る３つの状態のいずれかを保持し、 該状態保持器が第１の状態を保持しているときにダウン
信号が発生すると第１の状態を維持しアップ信号が発生
すると第１の状態から第２の状態へ遷移し、 該状態保持器が第２の状態を保持しているときにダウン
信号が発生すると第１の状態に遷移しアップ信号が発生
すると第３の状態へ遷移し、 該状態保持器が第３の状態を保持しているときにダウン
信号が発生すると第２の状態に遷移しアップ信号が発生
すると第３の状態を維持する請求項８記載の位相ロック
ループ回路。 - 【請求項１０】 前記信号修正部は、前記状態保持器が
第２の状態を出力するとき前記位相誤差信号を通過させ
て前記周波数位相誤差信号として出力し、第１の状態ま
たは第３の状態を出力するとき前記位相誤差信号をラッ
チして該周波数位相誤差信号として出力するラッチ回路
を含む請求項９記載の位相ロックループ回路。 - 【請求項１１】 前記信号修正部は、 前記状態保持器が第２の状態を出力するときゼロ値を選
択し第１および第３の状態を出力するときそれぞれ負の
値および正の値を選択するセレクタと、 前記位相誤差信号に該セレクタの出力を加算して前記周
波数位相誤差信号として出力する加算器とを含む請求項
９記載の位相ロックループ回路。 - 【請求項１２】 前記状態保持器が所定期間連続して第
２の状態を出力し続けるとき発振器の出力信号が入力信
号にロックしたことを示すロック信号を出力するロック
検出部をさらに具備する請求項９記載の位相ロックルー
プ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26676598A JP3570902B2 (ja) | 1998-09-21 | 1998-09-21 | 位相周波数検出器およびそれが組み込まれた位相ロックループ回路 |
| US09/383,574 US6255858B1 (en) | 1998-09-21 | 1999-08-25 | Phase-frequency detector and phase-locked loop circuit incorporating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26676598A JP3570902B2 (ja) | 1998-09-21 | 1998-09-21 | 位相周波数検出器およびそれが組み込まれた位相ロックループ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000101426A true JP2000101426A (ja) | 2000-04-07 |
| JP3570902B2 JP3570902B2 (ja) | 2004-09-29 |
Family
ID=17435402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26676598A Expired - Fee Related JP3570902B2 (ja) | 1998-09-21 | 1998-09-21 | 位相周波数検出器およびそれが組み込まれた位相ロックループ回路 |
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| JP (1) | JP3570902B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007323683A (ja) * | 2006-05-30 | 2007-12-13 | Sony Corp | Ｐｌｌ回路および記録情報再生装置 |
| JP2009225156A (ja) * | 2008-03-17 | 2009-10-01 | Pioneer Electronic Corp | 周波数生成装置、周波数生成方法、信号処理装置及び信号処理方法 |
| JP2010170651A (ja) * | 2008-12-25 | 2010-08-05 | Panasonic Corp | 位相誤差検出装置、位相誤差検出方法、集積回路及び光ディスク装置 |
| KR101055679B1 (ko) * | 2007-02-16 | 2011-08-09 | 삼성전자주식회사 | 디지털 위상 추적 루프 또는 주파수 추적 루프에서 동기 위상 점프 보상을 위한 장치 및 방법 |
| JP2012199815A (ja) * | 2011-03-22 | 2012-10-18 | Fujitsu Ltd | デジタルｐｌｌ回路及びクロック生成方法 |
| JP2016191551A (ja) * | 2014-01-15 | 2016-11-10 | ザ・ボーイング・カンパニーＴｈｅ Ｂｏｅｉｎｇ Ｃｏｍｐａｎｙ | マルチレベル／マルチ閾値／マルチ持続性のｇｐｓ／ｇｎｓｓ原子時計モニタリング |
| JP2018038031A (ja) * | 2016-08-30 | 2018-03-08 | スティヒティング・イメック・ネーデルラントＳｔｉｃｈｔｉｎｇ ＩＭＥＣ Ｎｅｄｅｒｌａｎｄ | デジタル位相同期ループとその動作方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6560305B1 (en) * | 1997-10-15 | 2003-05-06 | Analog Devices, Inc. | Frequency detector |
| JP4213359B2 (ja) * | 2001-05-11 | 2009-01-21 | 富士通マイクロエレクトロニクス株式会社 | 信号生成回路、タイミングリカバリｐｌｌ，信号生成システム及び信号生成方法 |
| GB2408206B (en) | 2003-11-18 | 2007-11-28 | Johnson & Johnson Medical Ltd | Antioxidant and antimicrobial wound dressing materials |
| US7046345B2 (en) * | 2004-01-12 | 2006-05-16 | Asia Optical Co., Inc. | Apparatus for precise distance measurement |
| JP2005332209A (ja) * | 2004-05-20 | 2005-12-02 | Rohm Co Ltd | 半導体集積回路装置及びこれを用いた携帯機器 |
Family Cites Families (1)
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|---|---|---|---|---|
| JP2797668B2 (ja) * | 1989-07-17 | 1998-09-17 | 日本電気株式会社 | 直交検波方法および直交検波器 |
-
1998
- 1998-09-21 JP JP26676598A patent/JP3570902B2/ja not_active Expired - Fee Related
-
1999
- 1999-08-25 US US09/383,574 patent/US6255858B1/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007323683A (ja) * | 2006-05-30 | 2007-12-13 | Sony Corp | Ｐｌｌ回路および記録情報再生装置 |
| KR101055679B1 (ko) * | 2007-02-16 | 2011-08-09 | 삼성전자주식회사 | 디지털 위상 추적 루프 또는 주파수 추적 루프에서 동기 위상 점프 보상을 위한 장치 및 방법 |
| JP2009225156A (ja) * | 2008-03-17 | 2009-10-01 | Pioneer Electronic Corp | 周波数生成装置、周波数生成方法、信号処理装置及び信号処理方法 |
| JP2010170651A (ja) * | 2008-12-25 | 2010-08-05 | Panasonic Corp | 位相誤差検出装置、位相誤差検出方法、集積回路及び光ディスク装置 |
| JP2012199815A (ja) * | 2011-03-22 | 2012-10-18 | Fujitsu Ltd | デジタルｐｌｌ回路及びクロック生成方法 |
| JP2016191551A (ja) * | 2014-01-15 | 2016-11-10 | ザ・ボーイング・カンパニーＴｈｅ Ｂｏｅｉｎｇ Ｃｏｍｐａｎｙ | マルチレベル／マルチ閾値／マルチ持続性のｇｐｓ／ｇｎｓｓ原子時計モニタリング |
| JP2018038031A (ja) * | 2016-08-30 | 2018-03-08 | スティヒティング・イメック・ネーデルラントＳｔｉｃｈｔｉｎｇ ＩＭＥＣ Ｎｅｄｅｒｌａｎｄ | デジタル位相同期ループとその動作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6255858B1 (en) | 2001-07-03 |
| JP3570902B2 (ja) | 2004-09-29 |
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