JP2012034029A - Pll回路、pll回路の動作方法およびシステム - Google Patents
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Abstract
【解決手段】 時間計測回路は、基準クロックの遷移エッジが現れてから、出力クロックの遷移エッジが2回現れるまでの時間間隔をカウント値として計測する。位相差正規化回路は、計測された時間間隔を出力クロックのクロック数で表される微少位相差に正規化する。また、位相差正規化回路は、PLL回路のロック後に、”1”または”2”を示す微少位相差が連続して現れるときに、”1”と”2”がランダムに現れるまで正規化係数を徐々にずらす。演算回路は、出力クロックの積算値から微少位相差の値を引いた値を、周波数制御語の積算値から差し引いて、基準クロックと出力クロックの位相差を示す位相差信号を生成する。発振回路は、基準クロックと出力クロックの位相を合わせるために、位相差信号に基づいて出力クロック信号の周波数を変更する。
【選択図】 図1
Description
PHASE=FCWCNT−CLKOUT積分 ‥‥(1)
ここで、CLKOUT積分は、カウント値FBCNTと正規化された微少位相差REVnormの値との差であり、式(2)で示される。式(1)、(2)より、位相差信号PHASEは、式(3)としても示される。
CLKOUT積分=FBCNT−REVnorm ‥‥(2)
PHASE=FCWCNT−FBCNT+REVnorm ‥‥(3)
ループフィルターLPFは、位相差信号PHASEに含まれる高周波成分やノイズを除去する。DCO回路は、ループフィルターLPFからの出力に基づいて出力クロックCLKOUTを生成する。DCO回路は、基準クロックREFと出力クロックCLKOUTの位相を合わせるために、ループフィルターLPFを介して供給される位相差信号PHASEに基づいて出力クロックCLKOUTの周波数を変更する発振回路として動作する。
Claims (10)
- 周波数制御語の値を基準クロックに応答して積算し、第1カウント値を生成する第1カウンターと、
出力クロックのクロック数を積算し、第2カウント値を生成する第2カウンターと、
前記基準クロックの遷移エッジが現れてから、前記出力クロックのクロックサイクルを示す遷移エッジが2回現れるまでの時間間隔を計測し、第3カウント値として出力する時間計測回路と、
前記第3カウント値に正規化係数を乗じ、計測された時間間隔を前記出力クロックのクロック数で表される微少位相差に正規化する位相差正規化回路と、
前記第2カウント値から前記微少位相差の値を引いた値を、前記第1カウント値から差し引いて、前記基準クロックと前記出力クロックの位相差を示す位相差信号を生成する演算回路と、
前記位相差信号を受けるループフィルタと、
前記基準クロックと前記出力クロックの位相を合わせるために、前記ループフィルタを介して供給される前記位相差信号に基づいて前記出力クロックの周波数を変更する発振回路と
を備え、
前記位相差正規化回路は、PLL回路のロック後に、”1”を示す前記微少位相差が連続して現れるとき、または”2”を示す前記微少位相差が連続して現れるときに、”1”を示す前記微少位相差と”2”を示す前記微少位相差とがランダムに現れるまで正規化係数を徐々にずらすこと
を特徴とするPLL回路。 - 前記位相差正規化回路は、”1”を示す前記微少位相差が連続して現れるとき、正規化係数を大きくし、”2”を示す前記微少位相差が連続して現れるとき、正規化係数を小さくすること
を特徴とする請求項1記載のPLL回路。 - 周波数制御語の値を基準クロックに応答して積算し、第1カウント値を生成する第1カウンターと、
出力クロックのクロック数を積算し、第2カウント値を生成する第2カウンターと、
前記基準クロックの遷移エッジが現れてから、前記出力クロックのクロックサイクルを示す遷移エッジが2回現れるまでの時間間隔を計測し、第3カウント値として出力する時間計測回路と、
前記第3カウント値に正規化係数を乗じ、計測された時間間隔を前記出力クロックのクロック数で表される微少位相差に正規化する位相差正規化回路と、
前記第2カウント値から前記微少位相差の値を引いた値を、前記第1カウント値から差し引いて、前記基準クロックと前記出力クロックの位相差を示す位相差信号を生成する演算回路と、
前記位相差信号を受けるループフィルタと、
前記基準クロックと前記出力クロックの位相を合わせるために、前記ループフィルタを介して供給される前記位相差信号に基づいて前記出力クロックの周波数を変更する発振回路と
を備え、
前記位相差正規化回路は、
前記周波数制御語により示される逓倍率の分数部の値が”0.5”より大きく、PLL回路のロック後に連続する2つの前記微少位相差の差を示す差分値が負の値を示すときに、前記差分値の絶対値が分数部の値より大きいときに正規化係数を小さくし、前記差分値の絶対値が分数部の値以下のときに正規化係数を大きくし、
前記逓倍率の分数部の値が”0.5”以下で、PLL回路のロック後に前記差分値が正の値を示すときに、”1”から分数部の値を引いた値より前記差分値が大きいときに正規化係数を小さくし、”1”から分数部の値を引いた値より前記差分値が小さいときに正規化係数を大きくすること
を特徴とするPLL回路。 - 前記位相差正規化回路は、
PLL回路のロック前に、前記微少位相差が”2”より大きいときに、前記微少位相差を小さくするために前記正規化係数を小さくする処理と、前記微少位相差が”1”より小さいときに、前記微少位相差を大きくするために前記正規化係数を大きくする処理とを、前記微少位相差が”1”より大きく”2”より小さくなるまで繰り返すこと
を特徴とする請求項1ないし請求項3のいずれか1項記載のPLL回路。 - 前記基準クロックを前記出力クロックに同期してラッチする第1フリップフロップ回路と、
前記第1フリップフロップ回路の出力信号を前記出力クロックに同期してラッチする第2フリップフロップ回路と
を備え、
前記時間計測回路は、前記基準クロックの遷移エッジから前記第2フリップフロップ回路の出力信号の遷移エッジまでの時間間隔を計測すること
を特徴とする請求項1ないし請求項4のいずれか1項記載のPLL回路。 - 周波数制御語の値を基準クロックに応答して積算し、第1カウント値を生成し、
前記出力クロックのクロック数を積算し、第2カウント値を生成し、
前記基準クロックの遷移エッジが現れてから、前記出力クロックのクロックサイクルを示す遷移エッジが2回現れるまでの時間間隔を計測し、第3カウント値として出力し、
前記第3カウント値に正規化係数を乗じ、計測された時間間隔を前記出力クロックのクロック数で表される微少位相差に正規化し、
前記第2カウント値から前記微少位相差の値を引いた値を、前記第1カウント値から差し引いて、前記基準クロックと前記出力クロックの位相差を示す位相差信号を生成し、
前記基準クロックと前記出力クロックの位相を合わせるために、前記位相差信号に基づいて前記出力クロックの周波数を変更し、
PLL回路のロック後に、”1”を示す前記微少位相差が連続して現れるとき、または”2”を示す前記微少位相差が連続して現れるときに、”1”を示す前記微少位相差と”2”を示す前記微少位相差とがランダムに現れるまで正規化係数を徐々にずらすこと
を特徴とするPLL回路の動作方法。 - ”1”を示す前記微少位相差が連続して現れるとき、正規化係数を大きくし、”2”を示す前記微少位相差が連続して現れるとき、正規化係数を小さくすること
を特徴とする請求項6記載のPLL回路の動作方法。 - 周波数制御語の値を基準クロックに応答して積算し、第1カウント値を生成し、
前記出力クロックのクロック数を積算し、第2カウント値を生成し、
前記基準クロックの遷移エッジが現れてから、前記出力クロックのクロックサイクルを示す遷移エッジが2回現れるまでの時間間隔を計測し、第3カウント値として出力し、
前記第3カウント値に正規化係数を乗じ、計測された時間間隔を前記出力クロックのクロック数で表される微少位相差に正規化し、
前記第2カウント値から前記微少位相差の値を引いた値を、前記第1カウント値から差し引いて、前記基準クロックと前記出力クロックの位相差を示す位相差信号を生成し、
前記基準クロックと前記出力クロックの位相を合わせるために、前記位相差信号に基づいて前記出力クロックの周波数を変更し、
前記周波数制御語により示される逓倍率の分数部の値が”0.5”より大きく、PLL回路のロック後に連続する2つの前記微少位相差の差を示す差分値が負の値を示すときに、前記差分値の絶対値が分数部の値より大きいときに正規化係数を小さくし、前記差分値の絶対値が分数部の値以下のときに正規化係数を大きくし、
前記逓倍率の分数部の値が”0.5”以下で、PLL回路のロック後に前記差分値が正の値を示すときに、”1”から分数部の値を引いた値より前記差分値が大きいときに正規化係数を小さくし、”1”から分数部の値を引いた値より前記差分値が小さいときに正規化係数を大きくすること
を特徴とするPLL回路の動作方法。 - PLL回路のロック前に、前記微少位相差が”2”より大きいときに、前記微少位相差を小さくするために前記正規化係数を小さくする処理と、前記微少位相差が”1”より小さいときに、前記微少位相差を大きくするために前記正規化係数を大きくする処理とを、前記微少位相差が”1”より大きく”2”より小さくなるまで繰り返すこと
を特徴とする請求項6ないし請求項8のいずれか1項記載のPLL回路の動作方法。 - 請求項1ないし請求項5のいずれか1項記載のPLL回路と、
前記周波数制御語を生成する制御回路と、
前記PLL回路により生成される出力クロックに同期して動作するクロック同期回路と
を備えていることを特徴とするシステム。
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