KR20180070835A - 비동기 클록 신호 발생 장치 및 비동기 클록 신호를 이용하여 다위상 신호를 보정하는 반도체 장치 - Google Patents

비동기 클록 신호 발생 장치 및 비동기 클록 신호를 이용하여 다위상 신호를 보정하는 반도체 장치 Download PDF

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Abstract

본 기술에 의한 반도체 장치는 다위상 입력 신호의 지연량을 조절하여 다위상 신호를 출력하는 지연부; 다위상 신호 중 하나를 입력 신호로 사용하여 입력 신호에 동기되지 않은 클록 신호를 출력하는 클록 생성부; 다위상 신호 중 정해진 하나에 대응하는 기준 신호와 다위상 신호 중 선택된 어느 하나에 대응하는 비교 신호의 위상차에 대응하는 펄스 신호를 생성하고 펄스 신호를 클록 신호에 따라 샘플링하는 탐지부; 및 탐지부의 출력과 위상차에 대응하는 기준값을 연산한 결과에 따라 다위상 입력 신호의 지연량을 제어하거나 비교 신호의 지연량을 제어하는 지연 제어 신호를 출력하는 제어부를 포함한다.

Description

비동기 클록 신호 발생 장치 및 비동기 클록 신호를 이용하여 다위상 신호를 보정하는 반도체 장치{ASYNCHRONOUS CLOCK SIGNAL GENERATOR AND SEMICONDUCTOR DEVICE FOR CORRECTING MULTI-PHASE SIGNAL USING ASYNCHRONOUS CLOCK SIGNAL}
본 발명은 비동기 클록 신호를 이용하여 다위상 신호 사이의 위상 오차를 제거하기 위한 반도체 장치와 비동기 클록 신호를 생성하는 비동기 클록 신호 발생 장치에 관한 것이다.
도 1은 종래의 다위상 신호 발생 장치의 회로도 및 그 동작을 나타낸 타이밍도이다.
도 1(a)에 도시된 바와 같이 종래의 다위상 신호 발생 장치는 다수의 가변 지연부(11)를 포함하여 입력된 클록 신호(Vp0)를 지연하여 다수의 다위상 신호를 발생시키는 다위상 신호 발생부(10), 다위상 신호 발생부(10)에서 출력된 신호(Vp5)와 입력된 클록 신호(Vp0)의 위상을 비교하는 위상 비교기(20), 위상 비교기(20)의 비교 결과에 따라 출력 전압을 조정되는 전하 펌프(30), 및 전하 펌프(30)의 출력에 따라 다위상 신호 발생부(10)의 지연량을 제어하는 필터(40)를 포함한다.
도 1에서 다위상 신호(Vp0 ~ Vp4) 중 인접한 위상의 두 신호는 입력 신호(Vp0)의 1 주기를 5 등분하는 위상차를 갖는 것이 바람직하다. 그러나 도 1(b)에 도시된 바와 같이 종래의 다위상 신호 발생 장치는 입력된 신호(Vp0) 및 출력된 신호(Vp5)를 비교하여 두 신호의 위상이 일치하는 지점에서 필터(40)의 제어가 중단된다.
따라서 공정 변이 등의 이유로 인하여 다위상 신호 발생부(10) 내의 각 지연부(11)의 지연량이 달라지는 경우 위상이 인접한 두 신호 사이의 위상차가 일정하지 않을 수 있다. 즉 다위상 신호(Vp0 ~ Vp4) 중 위상이 인접한 두 신호는 1 주기를 5 등분하는 위상차를 갖지 못할 수 있다.
이에 따라 다위상 신호들의 위상차를 정확히 제어할 수 있는 반도체 장치가 필요로 된다.
US 8400196 B2 KR 10-2016-0060515 A
본 발명은 비동기 클록 신호를 이용하여 입력된 다위상 신호들을 서로 비교하고 그 결과에 따라 각 신호의 지연량을 조절함으로써 다위상 신호에서 위상 오차를 제거하는 기술을 제공한다.
본 발명은 비동기 클록 신호를 생성하는 신규한 비동기 클록 발생 장치를 제공한다.
본 기술에 의한 반도체 장치는 다위상 입력 신호의 지연량을 조절하여 다위상 신호를 출력하는 지연부; 다위상 신호 중 하나를 입력 신호로 사용하여 입력 신호에 동기되지 않은 클록 신호를 출력하는 클록 생성부; 다위상 신호 중 정해진 하나에 대응하는 기준 신호와 다위상 신호 중 선택된 어느 하나에 대응하는 비교 신호의 위상차에 대응하는 펄스 신호를 생성하고 펄스 신호를 클록 신호에 따라 샘플링하는 탐지부; 및 탐지부의 출력과 위상차에 대응하는 기준값을 연산한 결과에 따라 다위상 입력 신호의 지연량을 제어하거나 비교 신호의 지연량을 제어하는 지연 제어 신호를 출력하는 제어부를 포함한다.
본 기술에 의한 비동기 클록 발생 장치는 클록 신호의 한 주기 동안 입력 신호를 카운팅하는 카운터; 클록 신호에 따라 카운터의 값을 래치하는 플립플롭; 플립플롭의 출력과 M(1보다 큰 자연수)을 곱하는 곱셈기; 곱셈기의 출력에서 N(M보다 작은 자연수, M, N은 서로 소)을 빼는 뺄셈기; 클록 신호에 따라 뺄셈기의 출력을 필터링하는 디지털 필터; 및 상기 디지털 필터의 출력에 따라 상기 클록 신호를 출력하는 디지털 제어 발진기를 포함한다.
본 발명은 비동기 클록 신호를 이용하여 입력된 다위상 신호들을 서로 비교하고 그 결과에 따라 각 신호의 지연량을 조절함으로써 다위상 신호에서 위상 오차를 제거하는 기술을 제공한다.
아울러 본 발명은 비동기 클록 신호를 생성하기 위한 신규한 비동기 클록 발생 장치를 제공한다.
도 1은 종래의 기술에 의한 다위상 신호 발생 장치의 회로도.
도 2는 본 발명의 일 실시예에 의한 반도체 장치의 블록도.
도 3은 본 발명의 동작을 설명하는 파형도.
도 4는 비동기 클록 신호와 입력 신호의 관계를 설명하는 파형도.
도 5는 비동기 클록 신호에 의한 샘플링 결과를 설명하는 그래프.
도 6은 도 2의 펄스 생성부의 세부 회로도.
도 7은 도 6의 신호 선택부의 세부 회로도.
도 8은 도 7의 신호 선택부의 동작을 설명하는 파형도.
도 9는 도 2의 선택 제어부의 동작을 설명하는 파형도.
도 10은 도 2의 위상 보정 동작을 설명하는 도면.
도 11은 도 2의 옵셋 보정 동작을 설명하는 도면.
도 12는 도 2의 루프 필터의 세부 회로도.
도 13은 도 2의 동작을 설명하는 순서도.
도 14는 도 2의 클록 생성부의 세부 회로도.
도 15는 도 15의 동작을 설명하는 파형도.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 대해서 상세히 설명한다. 이하의 설명에서 동일한 참조 부호는 실질적으로 동일한 대상을 지시한다.
이하에서는 다위상 신호의 예로서 4위상 신호(Quadrature signal)를 예로 들어 본 발명을 개시한다.
또한 오차가 보정되기 전의 입력 신호를 제 1 입력 신호(Ii), 제 2 입력 신호(Qi), 제 3 입력 신호(IBi), 제 4 입력 신호(QBi)로 표시하고 오차가 보정된 신호를 위상 순서대로 제 1 신호(Io), 제 2 신호(Qo), 제 3 신호(IBo), 제 4 신호(QBo)로 표시한다.
도 2는 본 발명의 일 실시예에 의한 반도체 장치의 블록도이다.
본 발명의 일 실시예에 의한 반도체 장치는 제 1 지연부(100), 탐지부(200), 제어부(300), 클록 생성부(400)를 포함한다.
본 발명의 일 실시예에 의한 반도체 장치는 클록 신호를 반전하는 인버터(600), 클록 신호(/CLK)로부터 선택 신호(SEL)를 생성하는 선택 제어부(500)를 더 포함할 수 있다.
제 1 지연부(100)는 제 1 입력 신호(Ii)를 지연하여 제 1 신호(Io)를 출력하는 제 11 지연부(110), 지연 제어 신호(FO)에 따라 제 2 입력 신호(Qi)를 가변 지연하여 제 2 신호(Qo)를 출력하는 제 12 지연부(120), 지연 제어 신호(FO)에 따라 제 3 입력 신호(IBi)를 가변 지연하여 제 3 신호(IBo)를 출력하는 제 13 지연부(130), 지연 제어 신호(FO)에 따라 제 4 입력 신호(QBi)를 가변 지연하여 제 4 신호(QBo)를 출력하는 제 14 지연부(140)를 포함한다.
제 11 지연부(110)는 제 1 입력 신호(Ii)가 입력되어 제 1 신호(Io)가 출력되기까지의 지연량을 나타내는 것으로서 실시예에 따라서는 물리적인 지연 소자로 포함되지 않을 수 있다.
제 12 지연부(120), 제 13 지연부(130), 제 14 지연부(140)의 지연량은 제어부(300)에서 출력되는 지연 제어 신호(FO)에 의해 제어된다.
제 12 지연부(120) 내지 제 14 지연부(140)는 각각 디지털 방식으로 제어되는 지연 라인(DCDL: Digitally Controlled Delay Line)으로 구현될 수 있다. DCDL의 구현에 관한 기술은 종래에 잘 알려진 것이므로 구체적인 예시는 생략한다.
이때 제어부(300)에서 출력되는 지연 제어 신호(FO)는 디지털 코드의 형태로 주어질 수 있다.
본 실시예에서 제 12 지연부(120) 내지 제 14 지연부(140)는 각각 지연 제어 신호(FO)의 값이 증가하는 경우 지연량이 증가하고, 값이 감소하는 경우 지연량이 감소하는 것으로 가정한다.
탐지부(200)는 제 1 신호(Io) 내지 제 4 신호(QBo) 중 두 신호를 선택하여 그 위상차에 대응하는 펄스 신호를 생성하고 비동기 클록 신호(CLK)를 이용하여 샘플링 결과를 출력한다.
본 실시예에서는 위상 보정 동작 시 제 1 신호(Io)가 기준 신호에 대응하고 나머지 신호들 중 선택되는 어느 하나의 신호가 비교 신호에 대응한다.
또한 본 실시예에서는 옵셋 보정 동작 시 제 1 신호(Io)가 기준 신호 및 비교 신호에 대응한다.
탐지부(200)는 제 21 지연부(210), 제 22 지연부(220), 제 1 선택부(230), 펄스 생성부(240), 샘플러(250)를 포함한다.
제 21 지연부(210)는 제 1 신호(Io)를 지연하여 기준 신호(A)를 출력하고, 제 22 지연부(220)는 지연 제어 신호(FO)에 따라 제 1 선택부(230)의 출력을 지연하여 비교 신호(B)를 출력한다.
이때 제 21 지연부(210)는 제 1 신호(Io)가 펄스 생성부(240)에 입력되기까지의 고정된 지연량을 나타내는 것으로서 실시예에 따라서는 물리적인 지연 소자로 포함되지 않을 수 있다.
제 22 지연부(220)는 디지털 방식으로 제어되는 지연 라인(DCDL: Digitally Controlled Delay Line)으로 구현될 수 있다. DCDL의 구현에 관한 기술은 종래에 잘 알려진 것이므로 구체적인 예시는 생략한다.
본 실시예에서 제 22 지연부(220)는 지연 제어 신호(FO)의 값이 증가하는 경우 지연량이 증가하고, 값이 감소하는 경우 지연량이 감소하는 것으로 가정한다.
펄스 생성부(240)는 기준 신호(A)와 비교 신호(B)로부터 펄스 신호(P)를 생성한다.
본 실시예에서는 제 1 선택부(230)가 제 2 신호(Qo) 내지 제 4 신호(QBo) 중 어느 하나를 선택하는 경우에 기준 신호(A)의 상승 에지와 비교 신호(B)의 상승 에지 사이에 하이 레벨을 갖는 펄스 신호(P)를 출력한다.
이때 펄스 폭은 제 1 신호(Io)와 제 2 신호(Qo) 내지 제 4 신호(QBo) 중 어느 하나 사이의 위상차에 대응한다.
제 1 선택부(230)가 제 1 신호(Io)를 선택하는 경우에 펄스 신호(P)는 기준 신호(A)와 비교 신호(B)로부터 유도된 제 1 중간 신호(U)와 제 2 중간 신호(D)를 이용하여 펄스 신호(P)를 출력한다.
이때 펄스 폭은 펄스 생성부(240)에 내재하는 옵셋에 대응한다.
이에 대해서는 아래의 도 6 내지 8을 참조하여 구체적으로 설명한다.
샘플러(250)는 펄스 신호(P)를 비동기 클록 신호(CLK, 이하 클록 신호)를 이용하여 샘플링하여 샘플 신호(S)를 출력한다.
본 실시예에서 샘플러(250)는 클록 신호(CLK)의 상승 에지에서 펄스 신호(P)의 값을 샘플링한다.
클록 신호(CLK)는 제 1 신호(Io)와 비동기된 신호이다. 이에 따라 피드백 루프를 다수 번 반복하면서 얻어진 다수의 샘플 신호(S)의 개수로부터 펄스 폭을 유도할 수 있다.
이에 대해서는 아래의 도 3 내지 5를 참조하여 구체적으로 개시한다.
제어부(300)는 샘플 신호(S)를 기준값과 연산하는 연산부(320), 연산부의 출력을 선택하는 제 2 선택부(330), 제 2 선택부(330)의 출력(FI)을 필터링 하는 루프 필터(310), 루프 필터(310)에서 출력된 지연 제어 신호(FO)를 선택된 경로로 출력하는 제 3 선택부(340)를 포함한다.
연산부(320)는 샘플 신호(S)에서 1/4를 감산하는 제 1 연산부(321), 샘플 신호(S)에서 2/4를 감산하는 제 2 연산부(322), 샘플 신호(S)에서 3/4를 감산하는 제 3 연산부(323), 샘플 신호(S)에서 1/2을 감산하는 제 4 연산부(324)를 포함한다.
제 1 연산부(321)에 제공되는 1/4은 90도의 위상차에 연관되고, 제 2 연산부(322)에 제공되는 2/4는 180도의 위상차에 연관되고, 제 3 연산부(323)에 제공되는 3/4는 270도의 위상차에 연관되고, 제 4 연산부(324)에 제공되는 1/2는 180도의 위상차에 연관된다.
루프 필터(310)는 연산부(320)의 출력(FI)에 따라 지연 제어 신호(FO)를 증감하여 제 1 지연부(100) 또는 제 22 지연부(220)의 지연량을 제어한다.
루프 필터(310)의 구체적인 구성은 도 14를 참조하여 설명한다.
연산부(320)의 연산 결과는 에러 값에 대응하는 것으로서 네가티브 피드백 제어의 원리상 피드백 루프를 다수 반복함에 따라 이 값은 평균적으로 0으로 수렴하게 된다.
결과적으로 제 12 지연부(120)의 지연량은 제 1 신호(Io)와 제 2 신호(Qo)의 위상차가 90도가 되도록 하는 값으로 수렴하고, 제 13 지연부(130)의 지연량은 제 1 신호(Io)와 제 3 신호(IBo)의 위상차가 180도가 되도록 하는 값으로 수렴하고, 제 14 지연부(140)의 지연량은 제 1 신호(Io)와 제 4 신호(QBo)의 위상차가 270도가 되도록 하는 값으로 수렴한다.
아울러 제 22 지연부(220)의 지연량은 펄스 생성부(240)를 포함하여 피드백 루프에 존재하는 전체 옵셋이 0이 되도록 하는 값으로 수렴된다.
이에 대해서는 아래에서 다시 구체적으로 설명한다.
도 3은 본 발명의 동작 원리를 설명하는 파형도이다.
도 3은 기준 신호(A)와 비교 신호(B)로부터 펄스 신호(P)가 생성되는 모양과 펄스 신호(P)를 클록 신호(CLK)를 이용하여 샘플링하는 모습이 도시되어 있다.
일반적으로 펄스 신호의 폭을 측정하기 위해서는 기준 신호(A)의 주기보다 매우 짧은 클록 신호를 생성하여 펄스 신호(P)를 지속적으로 샘플링하는 방법을 고려할 수 있다.
그러나 기준 신호(A)는 제 1 신호(Io)로부터 생성된 것으로서 고속으로 신호를 전송하는 경우 그 주파수가 수 Ghz에 이른다.
이 경우 펄스 신호(P)에서 펄스 폭을 정확하게 측정하기 위해서는 수십 내지 수백 GHz의 클록 신호가 필요한 문제가 있다.
이에 따라 본 발명에서는 위상 보정 대상이 되는 입력 신호의 주파수보다 현저하게 높은 주파수의 클록 신호를 생성하는 대신에 입력 신호에 비하여 주파수가 낮고 이와 주파수가 동기되지 않는 비동기 클록 신호(CLK)를 클록 신호로 사용하는 방안을 제시한다.
도 3에서 클록 신호(CLK)는 클록 신호의 상승 에지만을 화살표로 표시한 것이다.
기준 신호(A), 비교 신호(B)는 모두 위상 보정 대상이 되는 신호와 동일한 주기(TIN)를 가지며 펄스 신호(P) 역시 동일한 주기(TIN)를 가진다.
클록 신호(CLK)가 펄스 신호(P)를 샘플링하는 위치를 도 3의 하단 그래프와 같이 펄스 신호(P)의 한 주기로 사상시킬 수 있다.
매 위치에서 샘플 신호(P)는 0 또는 1의 값을 가지게 되며 전체 샘플 개수 대비 1의 개수는 펄스 폭 즉 기준 신호(A)와 비교 신호(B)의 위상차에 대응한다.
다만 이는 클록 신호(CLK)가 펄스 신호(P)를 샘플링하는 위치를 일정 시간 동안 누적하는 경우 펄스 신호(P)의 한주기 동안 그 위치들이 골고루 분산되는 것이 바람직하다.
이를 위해 클록 신호(CLK)의 주파수는 입력 신호의 주파수에 동기되지 않는 것이 바람직하다.
도 4는 비동기 클록 신호와 입력 신호의 관계를 설명하는 파형도이다.
본 실시예에서 비동기 클록 신호(CLK)의 주기(TCLK)는 제 1 신호(Io)의 주기(TIN)에 비하여 더 길게 설정된다.
이에 따라 두 주기의 관계를 수학식 1과 같이 표현할 수 있다.
Figure pat00001
수학식 1에서 i는 자연수이고 f는 0 이상이고 1보다 작은 수이다.
다만 f가 0이라면 두 주기는 일정한 배수 관계에 있어 샘플링 위치가 입력 신호의 주기 동안 골고루 분산되지 않고 일정한 위치에 집중되므로 바람직하지 않다.
가장 바람직하게는 f가 무리수인 경우이다. 이 경우 샘플링 회수가 증가하는 경우 입력 신호의 한 주기 동안(TIN) 샘플링 위치가 골고루 분산될 수 있다.
그러나 f가 무리수인 경우에 비하여 회로를 보다 용이하게 구현하기 위하여 f를 유리수(N/M, M, N은 자연수)로 설정할 수 있다.
가급적 f를 무리수에 가깝게 만들기 위하여 본 실시예에서는 M, N을 서로 소인 자연수로 선택한다.
도 5는 비동기 클록 신호에 의한 샘플링 결과를 설명하는 그래프이다.
도 5A는 M=4, N=1인 경우에 샘플링 위치를 입력 신호의 한 주기(TIN)로 사상시킨 결과이고, 도 5B는 M=997, N=203인 경우에 샘플링 위치를 입력 신호의 한 주기(TIN)로 사상시킨 결과이다. 후자의 경우는 M, N이 서로 소의 관계에 있다.
도시된 바와 같이 전자의 경우에는 샘플링 위치가 입력 신호의 한 주기 내에서 골고루 분산되지 않고 일정한 지점으로 집중된다.
이에 비하여 후자의 경우에는 샘플링 위치가 입력 신호의 한 주기 내에서 골고루 분산된다.
M과 N의 값에 따라 일정한 수준의 해상도(예를 들어 1% 이하)를 얻기 위한 샘플의 최소 개수는 시뮬레이션을 통해 결정할 수 있다.
본 발명의 발명자는 M의 값이 클수록 1% 해상도를 얻는데 필요한 최소 샘플수가 감소하는 경향을 발견하였다. 예를 들어 M의 값이 60 이상인 경우 350개의 샘플만 있어도 입력 신호의 주기(TIN)가 800ps인 경우 1% 해상도(8ps)를 달성할 수 있음을 발견하였으며, M의 값이 작아질수록 필요한 샘플 개수가 증가함을 발견하였다.
다만 M의 값과 N이 서로 소의 관계에 있고 M이 크더라도 N/M의 값이 0이나 1에 가깝거나 1/K(K는 2 이상의 자연수)의 값에 가까운 경우에는 균일도가 악화되는 경향이 있다. 이 경우에는 샘플의 개수를 더욱 증가시켜야 균일도가 일정해지고 원하는 해상도를 달성할 수 있음을 발견하였다.
예를 들어 N/M의 값이 1/2에 가까운 경우에는 균일도가 악화되어 표준 편차가 최대가 되었으나 이 경우에도 샘플의 개수를 16배 정도 증가시키는 경우 균일도가 일정하게 됨을 발견하였다.
아울러 본 발명의 발명자는 클록 신호(CLK)에 지터가 증가하는 경우 균일도가 향상되는 경향을 발견하였다. 예를 들어 입력 신호(TIN)의 주기가 800ps인 경우 지터의 RMS 값이 10ps인 경우에 비하여 30ps인 경우에 M의 값에 관계없이 1% 해상도를 얻기 위한 최소 샘플의 개수가 비슷해지는 경향을 발견하였다.
요컨대 본 발명에서는 샘플링 클록으로서 입력 신호에 비하여 주파수가 낮으면서 입력 신호와 비동기의 클록 신호를 사용함으로써 고주파 신호를 생성하는 부담을 줄일 수 있다. 이를 통해 비용 절감 및 전력 효율을 향상시킬 수 있다.
도 6은 도 2의 펄스 생성부의 세부 회로도이다.
펄스 생성부(240)는 펄스 출력부(241)와 신호 선택부(242)를 포함한다.
본 실시예에서 펄스 출력부(241)는 제 1 중간 신호(U)의 상승 에지에서 상승하고, 제 2 중간 신호(D)의 상승 에지에서 하강하는 펄스 신호(P)를 생성한다.
본 실시예에서 펄스 출력부(241)는 제 1 중간 신호(U)가 활성화되는 경우 하이 레벨 신호를 래치하여 출력하는 플립플롭(2411)을 포함한다.
또한 펄스 출력부(241)는 제 2 중간 신호(D)의 상승에지에서 활성화되어 일정 지연 시간 후 하락하는 펄스 신호를 출력하는 게이트 회로(2412)와 제 2 중간 신호(D)를 일정 시간 지연시키는 지연부(2413)를 포함한다.
게이트 회로(2412)가 활성화되는 경우 플립플롭(2411)의 출력이 리셋되므로 펄스 신호(P)는 제 1 중간 신호(U)의 상승 에지에서 하이 레벨로 상승하여 제 2 중간 신호(D)의 상승 에지에서 하락하는 펄스 형태를 가진다.
이에 따라 펄스 신호(P)의 하이 레벨 구간의 폭은 제 1 중간 신호(U)와 제 2 중간 신호(D)의 위상차를 나타낸다.
신호 선택부(242)는 선택 신호(SEL)에 따라 기준 신호(A)로부터 제 1 중간 신호(U)를 생성하고, 비교 신호(B)로부터 제 2 중간 신호(D)를 생성한다.
본 실시예에서 선택 신호(SEL)는 2비트 디지털 신호이다. 도 2의 선택 제어부(500)는 도 9의 파형도에 도시된 바와 같이 클록 신호(CLK)의 하강 에지에 동기하여 클록 신호에 따라 "01", "10", "11", "00"의 신호를 번갈아가며 선택 신호(SEL)로서 출력한다.
제 1 선택부(230)는 선택 신호(SEL)가 "01"인 경우 제 2 신호(Qo)를 선택하고, "10"인 경우 제 3 신호(IBo)를 선택하고, "11"인 경우 제 4 신호(QBo)를 선택하고, "00"인 경우 제 1 신호(Io)를 선택한다.
제 2 선택부(330)는 선택 신호(SEL)가 "01"인 경우 제 1 연산부(321)의 출력을 선택하고, "10"인 경우 제 2 연산부(322)의 출력을 선택하고, "11"인 경우 제 3 연산부(323)의 출력을 선택하고, "00"인 경우 제 4 연산부(321)의 출력을 선택한다.
제 3 선택부(340)는 선택 신호(SEL)가 "01"인 경우 루프 필터(310)의 출력인 지연 제어 신호(FO)를 제 12 지연부(120)에 제공하고, "10"인 경우 지연 제어 신호(FO)를 제 13 지연부(130)에 제공하고, "11"인 경우 지연 제어 신호(FO)를 제 14 지연부(140)에 제공하고, "00"인 경우 지연 제어 신호(FO)를 제 22 지연부(220)에 제공한다.
선택 신호(SEL)가 "00"인 경우를 제외한 나머지 경우는 제 1 신호(Io)와 제 2 신호(Qo) 내지 제 4 신호(QBo) 중 어느 한 신호의 위상차를 제어하는 경우이다.
이에 따라 선택 신호(SEL)가 "00"인 경우를 제외하고 제 1 중간 신호(U)는 기준 신호(A)와 실질적으로 동일하고, 제 2 중간 신호(D)는 비교 신호(B)와 실질적으로 동일하다.
즉 이 경우 신호 선택부(242)는 기준 신호(A)를 통과시켜 제 1 중간 신호(U)를 출력하고 비교 신호(B)를 통과시켜 제 2 중간 신호(D)를 출력한다.
선택 신호(SEL)가 "00"인 경우는 피드백 루프의 옵셋을 제거하는 경우이다. 이를 위해서 제 1 신호(Io)가 제 1 선택부(230)에서 선택된다.
기준 신호(A) 역시 제 1 신호(Io)로부터 제공되므로 기준 신호(A)와 비교 신호(B)를 그대로 이용하여 펄스를 생성하면 펄스 신호(P)의 펄스 폭은 매우 작은 값을 가지게 되어 펄스 폭을 측정하는 것이 매우 어려울 수 있다.
이에 따라 본 실시예에서는 선택 신호(SEL)가 "00"인 경우에 기준 신호(A)의 주기를 2배로 증가시켜 제 1 중간 신호(U)로 출력하고, 비교 신호(B)의 주기를 2배로 증가시켜 제 2 중간 신호(D)로 출력한다.
이때 제 1 중간 신호(U)는 기준 신호(A)의 두 주기 중 첫 번째 1/2 주기 동안 하이 레벨을 가지고 나머지 구간에서는 로우 레벨을 가진다.
또한 제 2 중간 신호(D)는 비교 신호(B)의 두 주기 중 세 번째 1/2 주기 동안 하이 레벨을 가지고 나머지 구간에서는 로우 레벨을 가진다.
선택 신호(SEL)가 "00"인 경우 기준 신호(A), 비교 신호(B), 제 1 중간 신호(U), 제 2 중간 신호(D)의 관계는 도 8에 도시된 바와 같다.
도 7은 도 6의 신호 선택부의 세부 회로도이다.
선택 신호(SEL)가 "00"인 경우를 제외하면 노어 게이트(2429)의 출력(SX)이 "0"이 되고 나머지 경우에는 "1"이 된다.
SX가 "0"인 경우(선택 신호가 "00"이 경우를 제외한 경우)에는 두 낸드 게이트(2423 및 2424)의 출력(N5, N6)이 모두 "0"이 되어 제 1 중간 신호(U)는 기준 신호(A)와 실질적으로 동일한 파형을 가지고, 제 2 중간 신호(D)는 비교 신호(B)와 실질적으로 동일한 파형을 가진다.
SX가 "1"인 경우(선택 신호가 "00"인 경우)에 대해서는 도 8의 파형도를 참조하여 신호 선택부(242)의 동작을 설명한다.
본 실시예에서 분주기(2427)는 기준 신호(A)를 2 분주한 신호(N1)를 출력하고, 플립플롭(2426)은 기준 신호(A)를 반전하는 인버터(2428)의 출력(N2)의 상승 에지에서 분주기(2427)의 출력(N1)을 래치하여 출력(N3)한다.
이에 따라 플립플롭(2426)의 출력(N3)은 분주기(N1)의 출력을 기준 신호(A)의 1/2주기만큼 지연한 형태를 가진다.
낸드 게이트(2423, 2424)는 인버터와 같이 동작하므로 낸드 게이트(2423)의 출력(N5)은 플립플롭(N3)의 출력을 반전한 형태가 되고, 낸드 게이트(2424)의 출력은 플립플롭(N3)의 출력과 실질적으로 동일한 형태가 된다.
앤드 게이트(2421)는 출력(N5)이 하이 레벨인 구간에서 기준 신호(A)의 하이 레벨을 유지하므로 제 1 중간 신호(U)는 도 8과 같이 기준 신호(A)의 짝수 번째 상승 구간을 모두 로우 레벨로 만든 형태가 된다.
앤드 게이트(2422)는 출력(N6)이 하이 레벨인 구간에서 비교 신호(B)의 하이 레벨을 유지하므로 제 2 중간 신호(D)는 도 8과 같이 비교 신호(B)의 홀수 번째 상승 구간을 모두 로우 레벨로 만든 형태가 된다.
이와 같이 선택 신호(SEL)가 "00"인 경우 제 1 중간 신호(U)와 제 2 중간 신호(D)의 주기가 입력 신호(Io)의 주기(TIN)의 두 배가 되고, 이들로부터 생성되는 펄스의 폭 역시 본래의 옵셋에 비하여 입력 신호(Io)의 1 주기(TIN)만큼 증가하는 효과가 있다.
이에 따라 별도의 고주파 클록 신호 대신에 클록 생성부(400)에서 출력되는 비동기 클록 신호(CLK)를 그대로 이용하여 옵셋 성분을 제거하는데 충분히 사용할 수 있다.
본 실시예에서 제 1 중간 신호(U)와 제 2 중간 신호(D)의 하이 레벨 구간은 더 좁은 펄스 형태로 조정되어도 펄스 신호(P)를 생성하는데 영향을 미치지 않는다.
본 실시예에서는 제 1 중간 신호(U)와 제 2 중간 신호(D)의 주기는 입력 신호의 주기의 두배를 가지나 주기의 배수는 실시예에 따라 더 크게 할 수도 있다.
또한 제 1 중간 신호(U)와 제 2 중간 신호(D)의 펄스 위치는 실시예에 따라다르게 조정될 수 있다.
이와 같이 신호 선택부(241)의 구체적인 구현 방식은 실시예에 따라 달라질 수 있다. 이 경우 제 4 연산부(324)에 입력되는 기준값은 1/2이 아닌 값으로 조정될 수 있다.
도 10은 도 2의 위상 보정 동작을 설명하는 도면이다.
도 10은 선택 신호(SEL)가 "01"인 경우를 예시한 것으로서 도 10A에서는 제 21 지연부(210), 제 22 지연부(220), 제 1 선택부(230), 제 2 선택부(330), 제 3 선택부(340)의 도시를 생략하였다.
펄스 생성부(240)는 기준 신호(A)와 비교 신호(B)의 위상차 즉 제 1 신호(Io)와 제 2 신호(Qo)의 위상차에 대응하는 펄스 신호(P)를 생성한다.
샘플러(250)는 클록 신호(CLK)에 따라 펄스 신호(P)를 샘플링하여 샘플 신호(S)를 출력한다.
제 1 연산부(321)는 샘플 신호(S)에서 기준값(a)을 뺀다. 이때 기준값(a)은 제 1 신호(Io)와 제 2 신호(Qo) 사이의 위상차에 대응하는 주기의 비로서 본 실시예에서는 1/4이 된다.
샘플 신호(S)가 1이라면 제 1 연산부(321) 출력은 양(3/4)이 되고, 샘플 신호(S)가 0이라면 제 1 연산부(321)의 출력은 음(-1/4)이 된다.
이하에서는 제 1 연산부(321)의 출력이 양인 경우가 논리 신호 1에 대응하고 연산부의 출력이 음인 경우가 논리 신호 0에 대응하는 것으로 표현한다.
샘플 신호(S)가 1이라는 것은 현재 위상차가 1/4보다 크다는 것을 의미하므로 루프 필터(310)는 제 12 지연부(120)의 지연량을 줄이는 방향으로 지연 제어 신호(FO)를 조절한다.
이를 위하여 루프 필터(310)는 지연 제어 신호(FO)의 기존 값에서 일정한 값을 빼서 이를 지연 제어 신호(FO)의 새로운 값으로 지정할 수 있다.
샘플 신호(S)가 0이라는 것은 현재 위상차가 1/4보다 작다는 것을 의미하므로 루프 필터(310)는 제 12 지연부(120)의 지연량을 늘리는 방향으로 지연 제어 신호(FO)를 조절한다.
이를 위하여 루프 필터(310)는 지연 제어 신호(FO)의 기존 값에 일정한 값을 더해서 지연 제어 신호(FO)의 새로운 값으로 지정할 수 있다.
도 10B는 샘플 신호(S)가 0인 상태를 예시한 것이다.
이러한 네거티브 피드백 루프가 반복되면서 샘플 신호(S)의 평균값은 기준값(a)에 수렴하고 이에 따라 기준 신호(A)와 비교 신호(B)의 위상차는 도 10C와 같이 90도에 수렴한다.
선택 신호(SEL)가 "10", "11"인 경우 제어 대상이 되는 신호, 기준값(a)만 달라질 뿐 동작 원리는 전술한 바와 동일하다.
전술한 설명은 회로가 이상적으로 동작하는 경우를 전제로 한 것이다. 피드백 루프를 구성하는 회로 소자의 비이상적인 동작은 피드백 제어에도 사라지지 않는 위상 오차를 야기할 수 있으며 이러한 오차를 옵셋으로 표현할 수 있다.
이를 제거하기 위해서 본 발명에서는 펄스 생성부(240)의 두 입력에 동일한 입력 신호(Io)를 제공한다.
도 11은 도 2의 옵셋 보정 동작을 설명하는 도면이다.
전술한 바와 같이 본 실시예에서 옵셋 보정 동작은 선택 신호(SEL)가 "00"인 경우에 수행된다.
기준 신호(A)는 제 1 신호(Io)를 제 21 지연부(210)에서 지연한 것이고, 비교 신호(B)는 제 1 신호(Io)를 제 22 지연부(220)에서 지연한 것이다.
신호 선택부(242)는 기준 신호(A)로부터 제 1 중간 신호(U)를 생성하고, 비교 신호(B)로부터 제 2 중간 신호(D)를 생성하고, 펄스 출력부(241)는 제 1 중간 신호(U)와 제 2 중간 신호(D)로부터 펄스 신호(P)를 출력한다.
신호 선택부(242)의 동작 및 신호들(A, B, U, D)의 파형에 대해서는 전술한 바와 같다
제 4 연산부(324)는 기준값으로서 1/2를 사용하여 샘플 신호(S)에서 기준값(1/2)을 뺀 값을 출력한다.
본 실시예에서 형성된 제 1 중간 신호(U)와 제 2 중간 신호(D)의 속성을 고려하면 옵셋이 제거된 상태에서 펄스 신호(P)의 폭은 제 1 중간 신호(U)의 주기(2TIN)의 1/2인 TIN에 대응해야 한다. 따라서 기준값(a)은 1/2이 된다.
전술한 바와 같은 원리로 루프 필터(310)는 샘플러의 출력(S)이 1인 경우에 위상차가 180도보다 긴 것으로 판단하여 제 22 지연부(220) 지연량을 줄이는 방향으로 지연 제어 신호(FO)를 조절하고, 샘플러의 출력(S)이 0인 경우에 위상차가 180도보다 짧은 것으로 판단하여 제 22 지연부(220) 지연량을 늘리는 방향으로 지연 제어 신호(FO)를 조절할 수 있다.
도 11B는 샘플 신호(S)가 0인 상태를 예시한 것이다.
이러한 네거티브 피드백 루프가 반복되면서 샘플 신호(S)의 평균값은 기준값(a)에 수렴하고 이에 따라 제 1 중간 신호(U)와 제 2 중간 신호(D)의 위상차는 도 11C와 같이 180도에 수렴한다.
이는 피드백 루프 내에 존재하는 옵셋이 제거된 상태를 나타낸다.
본 발명의 일 실시예에서는 도 9와 같이 클록 신호(CLK)에 따라 선택 신호의 값을 조절함으로써 전술한 위상 보정 동작과 옵셋 보정 동작을 번갈아 가면 수행함으로써 다위상 신호 사이의 위상 오류를 매우 정확하게 보정할 수 있다.
도 12는 도 2의 루프 필터의 세부 회로도이다.
본 실시예에서 루프 필터(310)는 클록 신호(/CLK)에 의해 쉬프트되는 링 구조의 레지스터(311 - 314), 연산부(320)의 출력(FI)에 따라 조정값(d)을 선택하는 제 4 선택부(316), 조정값(d)과 레지스터(311)의 값을 더하여 지연 제어 신호(FO)로 출력하는 필터 연산부(315)를 포함한다.
제 4 선택부(316)는 연산부(320)의 출력(FI)이 음인 경우 제 1 조정 신호(s1)를 출력하고, 양인 경우 제 2 조정 신호(s2)에 -1을 곱한 값을 조정값(d)으로 출력한다.
제 1 조정 신호(s1)와 제 2 조정 신호(s2)는 양의 값을 가진다.
루프 필터(310)는 선택 신호(SEL)에 따라 제 1 조정 신호(s1)의 값을 결정하는 제 5 선택부(317)와 제 2 조정 신호(s2)의 값을 결정하는 제 6 선택부(318)를 더 포함할 수 있다.
본 실시예에서 제 1 조정 신호(s1)와 제 2 조정 신호(s2)의 비는 제 1 연산부 내지 제 4 연산부(321 - 324) 중 대응하는 연산부에 입력되는 기준값과 1에서 기준값을 뺀 값의 비에 대응한다.
링 구조의 레지스터(311 - 314)는 클록 신호(/CLK)의 상승 에지에서 값을 갱신한다.
즉 클록 신호(/CLK)의 상승 에지에서 레지스터(311)는 레지스터(312)에 저장되어 있는 값으로, 레지스터(312)는 레지스터(313)에 저장되어 있는 값으로, 레지스터(313)는 레지스터(314)에 저장되어 있는 값으로, 레지스터(314)는 현재 지연 제어 신호(FO)의 값으로 갱신된다.
만일 현재 선택 신호(SEL)가 "01"인 경우 클록 신호(CLK)의 상향 에지에서 샘플러(250)가 출력한 샘플 신호(S)에 따라 제 1 연산부(321)의 연산 결과가 루프 필터(310)에 입력된다.
이때 필터 연산부(315)는 레지스터(311)에 저장된 제 12 지연부(120)를 위한 기존의 지연 제어 신호와 제 1 연산부(321)의 출력(FI)에 따라 조정값(d)을 더하여 새로운 지연 제어 신호(FO)를 출력한다.
이후 클록 신호(CLK)의 하향 에지에서 선택 신호(SEL)는 "10"로 갱신되며, 위와 같이 레지스터(311 - 314)의 값들도 갱신된다.
이에 따라 레지스터(311)는 제 13 지연부(130)를 위한 기존의 지연 제어 신호를 출력하게 된다.
이후의 동작은 마찬가지 방식으로 진행된다.
도 13은 도 2의 동작을 설명하는 순서도이다.
먼저 제 1 신호(Io)와 제 2 신호(Qo)의 위상차에 대응하는 샘플 신호(S, I-Q)를 1/4와 비교한다(S100). 이때 샘플 신호(S)는 0 또는 1의 값을 가진다.
샘플 신호(S,I-Q)가 작으면 즉 샘플 신호(S)가 0이면 제 제 2 신호(Qo)의 지연량(△Q)을 s1,01만큼 증가시키고(S110) 그렇지 않으면 제 2 신호(Qo)의 지연량(△Q)을 s2,01의 만큼 감소시킨다(S120).
본 실시예에서 s1,01과 s2,01의 비는 1:3이다. 도 12를 참조하면 s1,01은 레지스터(311)의 LSB와 같은 값을 가지고, s1,10은 LSB에 3을 곱한 값을 가진다.
다음으로 제 1 신호(Io)와 제 3 신호(IBo)의 위상차에 대응하는 샘플 신호(S, I-IB)를 2/4와 비교한다(S200). 이때 샘플 신호(S)는 0 또는 1의 값을 가진다.
샘플 신호(S,I-IB)가 작으면 즉 샘플 신호(S)가 0이면 제 제 3 신호(IBo)의 지연량(△IB)을 s1,10만큼 증가시키고(S210) 그렇지 않으면 제 3 신호(IBo)의 지연량(△IB)을 s2,10만큼 감소시킨다(S220).
본 실시예에서 s1,10과 s2,10의 비는 2:2이다. 도 12를 참조하면 s1,10과 s2,10은 레지스터(311)의 LSB의 두 배와 같은 값을 가진다.
다음으로 제 1 신호(Io)와 제 4 신호(QBo)의 위상차에 대응하는 샘플 신호(S, I-QB)를 3/4와 비교한다(S400). 이때 샘플 신호(S)는 0 또는 1의 값을 가진다.
샘플 신호(S,I-QB)가 작으면 즉 샘플 신호(S)가 0이면 제 제 4 신호(QBo)의 지연량(△QB)을 s1,11만큼 증가시키고(S310) 그렇지 않으면 제 4 신호(QBo)의 지연량(△QB)을 s2,11만큼 감소시킨다(S320).
본 실시예에서 s1,11과 s2,11의 비는 3:1이다. 도 12를 참조하면 s1,11은 레지스터(311)의 LSB에 3을 곱한 값을 가지고 s2,11은 레지스터(311)의 LSB와 같은 값을 가진다.
다음으로 제 1 신호(Io)로부터 생성된 제 1 중간 신호(U)와 제 2 중간 신호(D)의 위상차에 대응하는 샘플 신호(S, U-D)를 2/4와 비교한다(S400). 이때 샘플 신호(S)는 0 또는 1의 값을 가진다.
샘플 신호(S,U-D)가 작으면 즉 샘플 신호(S)가 0이면 제 22 지연부(220)의 지연량(△O)을 s1,00만큼 증가시키고(S410) 그렇지 않으면 제 22 지연부(220)의 지연량(△O)을 s1,00만큼 감소시킨다(S420).
본 실시예에서 s1,00과 s2,00의 비는 1:1이다. 도 12를 참조하면 s1,00과 s2,00은 레지스터(311)의 LSB의 두배와 같은 값을 가진다.
이후 전술한 동작을 반복한다.
도 14는 도 2의 클록 생성부의 세부 회로도이다.
본 실시예에서 클록 생성부(400)는 입력 신호(IN)의 주파수와 비동기되는 클록 신호(CLK)를 출력한다.
도 2에 도시된 바와 같이 본 실시예에서 입력 신호(IN)는 제 1 신호(Io)를 사용한다.
입력 신호(IN)의 주기(TIN)와 클록 신호(CLK)의 주기(TCLK) 사이의 관계는 수학식 1과 같으며 본 실시예에서 M과 N은 서로 소의 관계에 있는 자연수이다.
본 실시예에서 클록 생성부(400)는 카운터(410), 플립플롭(420), 곱셈기(430), 뺄셈기(440), 누적기(450), 디지털 제어 발진기(460)를 포함한다.
디지털 제어 발진기(460)는 누적기(450)의 출력에 따라 클록 신호(CLK)를 출력한다.
본 실시예에서 카운터(410)는 입력 신호(IN)의 상승 에지에서 0과 1을 번갈아 가면서 출력하는 1비트 카운터로서 클록 신호(CLK)를 버퍼링하여 출력하는 버퍼(480)의 상승 에지에서 카운트 값(CNT)을 리셋한다.
이에 따라 카운터(410)는 클록 신호의 한 주기 동안 입력 신호(IN)의 상향 에지가 짝수개이면 0을 출력하고, 홀수개이면 1을 출력하게 된다.
플립플롭(420)은 클록 신호(CLK)의 상향 에지에서 카운트 값(CNT)를 래치한다.
버퍼(480)는 클록 신호(CLK)를 지연하게 되므로 플립플롭(DFF)이 카운트 값(CNT)을 래치한 후 카운터(410)의 카운트 값(CNT)이 0으로 리셋된다.
곱셈기(430)는 플립플롭(420)의 출력에 M을 곱하고, 뺄셈기(440)는 곱셈기(430)의 출력에서 N을 뺀다.
본 실시예에서 M과 N은 서로 소의 자연수이며 M은 N보다 크다.
누적기(450)는 클록 입력으로 클록 신호(CLK)를 반전하는 인버터(470)의 출력을 입력받는 디지털 필터의 일종이다.
본 실시예에서 누적기(450)는 뺄셈기(440)의 출력(D)을 누적한다.
도 15는 도 14의 동작을 설명하는 파형도이다.
T0에서 카운트 값(CNT)이 0이므로 플립플롭(420)의 출력은 0이 되고 곱셈기(430)의 출력은 0, 뺄셈기(440)의 출력(D)은 -N이 된다.
이에 따라 클록 신호(CLK)의 하향 에지에서 누적기(450)의 값이 감소하여 디지털 제어 발진기(460)의 주파수는 감소한다.
T1에서 카운트 값(CNT)이 1이므로 플립플롭(420)은 클록 신호(CLK)의 상향 에지에서 1을 래치한다.
버퍼(480)는 클록 신호(CLK)를 약간 지연하여 출력하므로 플립플롭(420)이 클록 신호(CLK)의 상향 에지에서 카운트 값(CNT = 1)을 래치한 하 카운트 값(CNT)가 0으로 리셋된다.
이에 따라 뺄셈기(440)의 출력(D)은 M-N이 되고, 클록 신호(CLK)의 하향 에지에서 누적기(450)의 값이 증가하여 디지털 제어 발진기(460)의 주파수가 증가한다.
T2에서 카운트 값(CNT)이 1이므로 플립플롭(420)은 클록 신호(CLK)의 상향 에지에서 1을 래치한다.
버퍼(480)는 클록 신호(CLK)를 약간 지연하여 출력하므로 플립플롭(420)이 클록 신호(CLK)의 상향 에지에서 카운트 값(CNT = 1)을 래치한 하 카운트 값(CNT)가 0으로 리셋된다.
이에 따라 뺄셈기(440)의 출력(D)은 M-N이 되고, 클록 신호(CLK)의 하향 에지에서 누적기(450)의 값이 증가하여 디지털 제어 발진기(460)의 주파수가 증가한다.
이후 유사한 동작을 반복한다.
시간이 충분히 지나는 경우 네거티브 피드백 동작을 통해 뺄셈기(440)에서 출력되는 값(D)들의 평균은 0으로 수렴한다.
이러한 상태에서 뺄셈기(440)의 출력(D)이 M-N인 경우가 a번 발생하고(a는 자연수), 뺄셈기(440)의 출력(D)이 -N인 경우가 b번 발생한다고 가정한다.
뺄셈기(440)의 출력(D)이 M-N인 경우는 클록 신호(CLK)의 한 주기(TCLK)는 입력 신호(IN)의 주기(TIN)의 홀수(2k+1, k는 1 이상의 자연수)배에 대응하고, 뺄셈기(440)의 출력(D)이 -N인 경우는 클록 신호(CLK)의 한 주기(TCLK)는 입력 신호(IN)의 주기(TIN)의 짝수(2k)배에 대응하는 것으로 가정할 수 있다.
이에 따라 다음 수학식 2와 수학식 3이 성립한다.
Figure pat00002
Figure pat00003
수학식 2와 3으로부터 수학식 4가 얻어진다.
Figure pat00004
수학식 4는 수학식 1에 부합한다.
이와 같이 도 14의 회로를 통해 입력 신호(IN)에 비동기되는 클록 신호(CLK)를 생성할 수 있다.
전술한 실시예는 4위상이 아닌 다른 다위상 신호를 위하여 용이하게 설계 변경될 수 있다. 예를 들어 제 1 지연부(100)에 포함된 지연부의 개수를 다위상 신호의 개수에 부합하도록 변경하고 관련된 다른 구성요소들의 개수를 조정할 수 있다. 이에 대한 구체적인 내용은 도면 및 발명의 상세한 설명을 참조하여 통상의 기술자가 용이하게 알 수 있는 것이므로 구체적인 설명은 생략한다.
이상에서 도면을 참조하여 본 발명의 실시예를 개시하였다. 이상의 개시는 설명을 위한 것으로서 본 발명의 권리범위를 한정하는 것은 아니며, 본 발명의 권리범위는 이하의 특허청구범위에 문언적으로 기재된 범위와 그 균등범위에 의해 정해진다.
100: 제 1 지연부
110: 제 11 지연부
120: 제 12 지연부
130: 제 13 지연부
140: 제 14 지연부
200: 탐지부
210: 제 21 지연부
220: 제 22 지연부
230: 제 1 선택부
240: 펄스 생성부
241: 펄스 출력부
242: 신호 선택부
250: 샘플러
300: 제어부
310: 루프 필터
320: 연산부
321: 제 1 연산부
322: 제 2 연산부
323: 제 3 연산부
324: 제 4 연산부
330: 제 2 선택부
340: 제 3 선택부
400: 클록 생성부
410: 카운터
420: 플립플롭
420: 곱셈기
430: 뺄셈기
450: 누적기
460: 디지털 제어 발진기
500: 선택 제어부

Claims (21)

  1. 다위상 입력 신호의 지연량을 조절하여 다위상 신호를 출력하는 지연부;
    상기 다위상 신호 중 하나를 입력 신호로 사용하여 상기 입력 신호에 동기되지 않은 클록 신호를 출력하는 클록 생성부;
    상기 다위상 신호 중 정해진 하나에 대응하는 기준 신호와 상기 다위상 신호 중 선택된 어느 하나에 대응하는 비교 신호의 위상차에 대응하는 펄스 신호를 생성하고 상기 펄스 신호를 상기 클록 신호에 따라 샘플링하는 탐지부; 및
    상기 탐지부의 출력과 상기 위상차에 대응하는 기준값을 연산한 결과에 따라 상기 다위상 입력 신호의 지연량을 제어하거나 상기 비교 신호의 지연량을 제어하는 지연 제어 신호를 출력하는 제어부
    를 포함하는 반도체 장치.
  2. 청구항 1에 있어서, 상기 탐지부는
    선택 신호에 따라 상기 다위상 신호 중 어느 하나를 선택하여 상기 비교 신호로 제공하는 제 1 선택부;
    상기 기준 신호와 상기 비교 신호의 위상차에 대응하는 펄스 신호를 생성하는 펄스 생성부; 및
    상기 펄스 생성부의 출력을 상기 클록 신호에 따라 샘플링하는 샘플러
    를 포함하는 반도체 장치.
  3. 청구항 2에 있어서, 상기 펄스 생성부는
    상기 선택 신호에 따라 상기 기준 신호로부터 제 1 중간 신호를 출력하고 상기 비교 신호로부터 제 2 중간 신호를 출력하는 신호 선택부 및
    상기 제 1 중간 신호와 상기 제 2 중간 신호의 위상차에 대응하는 펄스를 출력하는 펄스 출력부
    를 포함하는 반도체 장치.
  4. 청구항 3에 있어서, 상기 기준 신호와 상기 비교 신호가 상기 다위상 신호 중 동일한 신호에 대응하지 않는 경우, 상기 제 1 중간 신호는 상기 기준 신호와 동일하고, 상기 제 2 중간 신호는 상기 비교 신호와 동일하고, 상기 지연 제어 신호는 상기 다위상 입력 신호의 지연량을 제어하며,
    상기 기준 신호와 상기 비교 신호가 상기 다위상 신호 중 동일한 신호에 대응하는 경우, 상기 제 1 중간 신호는 상기 기준 신호의 주기의 K배(K는 2이상 자연수)의 주기와 상기 기준 신호의 하나의 상승 에지 중 하나에만 동기된 상승 펄스 파형을 가지고 상기 제 2 중간 신호는 상기 제 1 중간 신호와 동일한 주기와 상기 비교 신호의 상승 에지 중 하나에만 동기된 상승 펄스 파형을 가지며, 상기 지연 제어 신호는 상기 비교 신호의 지연량을 제어하는 반도체 장치.
  5. 청구항 2에 있어서, 상기 제 1 선택부의 출력을 지연하여 상기 비교 신호를 출력하는 제 22 지연부를 더 포함하는 반도체 장치.
  6. 청구항 1에 있어서, 상기 제어부는
    상기 탐지부의 출력과 기준값의 차이를 연산하는 연산부; 및
    상기 연산부의 출력에 따라 상기 지연 제어 신호를 증감하는 루프 필터;
    를 포함하는 반도체 장치.
  7. 청구항 6에 있어서, 상기 기준값은 상기 기준 신호와 상기 비교 신호의 위상차와 상기 기준 신호의 주기의 비에 대응하는 값을 가지는 반도체 장치.
  8. 청구항 7에 있어서, 상기 루프 필터는 상기 연산부의 출력이 음인 경우 상기 루프 필터는 상기 지연 제어 신호를 제 1 조정 신호만큼 증가시키고, 상기 연산부의 출력이 양인 경우 상기 지연 제어 신호를 제 2 조정 신호만큼 감소시키는 반도체 장치.
  9. 청구항 8에 있어서, 상기 제 1 조정 신호와 상기 제 2 조정 신호의 비는 상기 기준값과 1에서 상기 기준값을 뺀 값의 비에 대응하는 반도체 장치.
  10. 청구항 8에 있어서, 상기 루프 필터는
    상기 지연 제어 신호의 기존 값을 저장하는 레지스터;
    상기 연산부의 출력에 따라 상기 제 1 조정 신호 또는 상기 제 2 조정 신호의 부호를 반전한 값을 선택하여 출력하는 제 4 선택부; 및
    상기 지연 제어 신호의 기존 값과 상기 제 4 선택부의 출력을 연산하여 상기 지연 제어 신호를 출력하는 연산부;
    를 포함하는 반도체 장치.
  11. 청구항 2에 있어서, 상기 클록 신호에 따라 상기 다위상 신호가 순차적으로 선택되도록 상기 선택 신호를 출력하는 선택 제어부를 더 포함하는 반도체 장치.
  12. 청구항 11에 있어서, 상기 샘플러는 상기 클록 신호의 상승 에지에 동기하여 상기 펄스 신호를 샘플링하고, 상기 선택 제어부는 상기 클록 신호의 하강 에지에 동기하여 동작하는 반도체 장치.
  13. 청구항 1에 있어서, 상기 클록 생성부는
    상기 클록 신호의 한 주기 동안 상기 입력 신호를 카운팅하는 카운터;
    상기 클록 신호에 따라 상기 카운터의 값을 래치하는 플립플롭;
    상기 플립플롭의 출력과 M(1보다 큰 자연수)을 곱하는 곱셈기;
    상기 곱셈기의 출력에서 N(M보다 작은 자연수, M, N은 서로 소)을 빼는 뺄셈기;
    상기 클록 신호에 따라 상기 뺄셈기의 출력을 필터링하는 디지털 필터; 및
    상기 디지털 필터의 출력에 따라 상기 클록 신호를 출력하는 디지털 제어 발진기
    를 포함하는 반도체 장치.
  14. 청구항 13에 있어서, 상기 카운터는 1 비트 카운터이고, 상기 카운터는 상기 클록 신호의 상승 에지에서 일정 시간 지연된 시점에서 상기 카운터의 출력값을 리셋하는 반도체 장치.
  15. 청구항 13에 있어서, 상기 디지털 필터는 상기 클록 신호에 따라 상기 뺄셈기의 값을 누적하는 누적기를 포함하는 반도체 장치.
  16. 청구항 15에 있어서, 상기 플립플롭은 상기 클록 신호의 상승 에지에 동기하여 상기 카운터의 값을 래치하고 상기 디지털 필터는 상기 클록 신호의 하강 에지에 동기하여 상기 뺄셈기의 값을 누적하는 반도체 장치.
  17. 클록 신호의 한 주기 동안 입력 신호를 카운팅하는 카운터;
    상기 클록 신호에 따라 상기 카운터의 값을 래치하는 플립플롭;
    상기 플립플롭의 출력과 M(1보다 큰 자연수)을 곱하는 곱셈기;
    상기 곱셈기의 출력에서 N(M보다 작은 자연수, M, N은 서로 소)을 빼는 뺄셈기;
    상기 클록 신호에 따라 상기 뺄셈기의 출력을 필터링하는 디지털 필터; 및
    상기 디지털 필터의 출력에 따라 상기 클록 신호를 출력하는 디지털 제어 발진기
    를 포함하는 비동기 클록 발생 장치.
  18. 청구항 17에 있어서, 상기 카운터는 1 비트 카운터인 비동기 클록 발생 장치.
  19. 청구항 18에 있어서, 상기 카운터는 상기 클록 신호의 상승 에지에서 일정 시간 지연된 시점에서 상기 카운터의 출력값을 리셋하는 비동기 클록 발생 장치.
  20. 청구항 17에 있어서, 상기 디지털 필터는 상기 클록 신호에 따라 상기 뺄셈기의 값을 누적하는 누적기를 포함하는 비동기 클록 발생 장치.
  21. 청구항 17에 있어서, 상기 플립플롭은 상기 클록 신호의 상승 에지에 동기하여 상기 카운터의 값을 래치하고 상기 디지털 필터는 상기 클록 신호의 하강 에지에 동기하여 상기 뺄셈기의 값을 누적하는 비동기 클록 발생 장치.
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