TWI672907B - 具有自我校正機制的四倍頻裝置及其方法 - Google Patents

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Abstract

一種具有自我校正機制的四倍頻裝置，包括：主要四倍頻器、輔助四倍頻器及校正電路。主要四倍頻器接收第一時脈訊號，並根據第一及第二控制訊號輸出第二時脈訊號，其中第二時脈訊號的第一及第二正緣間的時間差由第二控制訊號控制，且第二時脈訊號的第一及第三正緣間的時間差由第一控制訊號控制。輔助四倍頻器接收第一時脈訊號，並輸出具有四倍頻的第三時脈訊號，其中第二及第三時脈訊號間的靜態時間偏移由第三控制訊號控制。校正電路根據第二及第三時脈訊號間的時間差，輸出第一、第二及第三控制訊號。

Description

具有自我校正機制的四倍頻裝置及其方 法
本發明是有關於四倍頻技術，且特別是有關於一種具有自我校正機制的四倍頻裝置及其方法。
在本揭露內容中，時脈訊號是在高態準位及低態準位間來回週期性轉換的訊號；正緣是發生在時脈訊號由低態準位轉換至高態準位時；負緣是發生在時脈訊號由高態準位轉換至低態準位時；時脈訊號的一個週期由一個正緣開始，並結束於下一個正緣(同時也是下一個週期的開始)，並包含在正緣和下一個正緣的時間之間的負緣；時脈訊號的一個週期中的脈寬，是此週期中開頭的正緣和負緣間的時間差；時脈訊號的一個週期的週期，是此週期中開頭的正緣和下一個正緣間的時間差。
四倍頻器接收具有輸入頻率的輸入時脈訊號，並輸出具有輸出頻率的輸出時脈訊號，其中輸出頻率為輸入頻率的四倍。四倍頻器可由鎖相迴路(phase lock loop；PLL)實現。第1圖為可用以實現四倍頻器的鎖相迴路150 的功能方塊圖。鎖相迴路150包含：配置以接收第一時脈訊號SA以及第二時脈訊號SB並輸出相位差訊號SE的相位及頻率偵測器(phase/frequency detector；PFD)151、配置以接收相位差訊號SE並輸出控制電壓VCTL的迴路濾波器152、配置以接收控制電壓VCTL並輸出第三時脈訊號SC的電壓控制振盪器(voltage controlled oscillator；VCO)153以及配置以接收第三時脈訊SC號並輸出第二時脈訊號SB的除四電路154。
對第一時脈訊號SA的每個週期，將產生四個第三時脈訊號SC的週期，其中此週期中的第一時脈訊號SA以及第三時脈訊號SC的四個週期中的第一個週期之間的時間差，將被相位及頻率偵測器151所偵測，並由迴路濾波器152所濾波，以由閉鎖迴路的方式建立控制電壓VCTL。因此，第三時脈訊號SC的頻率由閉鎖迴路的方式建立，以相當於第一時脈訊號SA的頻率的四倍。鎖相迴路150可由本領域的通常知識者所瞭解，因此未在此詳細說明。鎖相迴路150的問題在於：雖然第三時脈訊號SC的平均頻率，可精確地建立為四倍頻，但是第三時脈訊號SC的瞬時時間可能會和理想的時間有些微的差異。時脈訊號的瞬時時間與理想時間的些微差距量，通常稱為抖動(jitter)。為使第三時脈訊號SC有較小的抖動，電壓控制振盪器153需要有較低的雜訊。實作上，低雜訊的電壓控制振盪器對電源的需求量大，或需要較高的成本，或兩者皆需。
因此，如何設計一個新的四倍頻裝置，以輸出微小抖動的時脈訊號而不會對電源需求過高或是不會具有過高的成本，乃為此一業界亟待解決的問題。
本發明之目的在於提供一種具有自我校正機制的四倍頻裝置，包括：主要四倍頻器(frequency quadrupler)、輔助四倍頻器以及校正電路。主要四倍頻器配置以接收第一時脈訊號，並根據第一控制訊號以及第二控制訊號輸出第二時脈訊號，其中第二時脈訊號的第一正緣以及第二正緣間的時間差是由第二控制訊號控制，且第二時脈訊號的第一正緣以及第三正緣間的時間差是由第一控制訊號控制。輔助四倍頻器配置以接收第一時脈訊號，並輸出具有四倍頻的第三時脈訊號，其中第二時脈訊號以及第三時脈訊號間的靜態時間偏移(static timing offset)是由第三控制訊號控制。校正電路配置以根據第二時脈訊號以及第三時脈訊號間的時間差，輸出第一控制訊號、第二控制訊號以及第三控制訊號。
本發明之另一目的在於提供一種具有自我校正機制的四倍頻裝置，包括：主要四倍頻器、輔助四倍頻器以及校正電路。主要四倍頻器配置以接收具有基頻的第一時脈訊號，並根據第一控制訊號以及第二控制訊號輸出具有四倍頻的第二時脈訊號，其中第二時脈訊號的第一正緣是由第一時脈訊號的正緣產生，第二時脈訊號的第二正緣是由對第二 時脈訊號的第一正緣進行透過第二控制訊號控制的延遲產生，第二時脈訊號的第三正緣是由對第一時脈訊號的負緣進行透過第一控制訊號控制的延遲產生，且第二時脈訊號的第四正緣是由對第二時脈訊號的第三正緣進行透過第二控制訊號控制的延遲產生。輔助四倍頻器配置以接收第一時脈訊號，並根據鎖相迴路輸出具有四倍頻的第三時脈訊號，其中第二時脈訊號以及第三時脈訊號間的靜態時間偏移是由第三控制訊號控制。校正電路配置以根據第二時脈訊號以及第三時脈訊號間的時間差，輸出第一控制訊號、第二控制訊號以及第三控制訊號。
本發明之又一目的在於提供一種四倍頻方法，包含：接收第一時脈訊號；根據第一時脈訊號的正緣建立具有四倍頻的第二時脈訊號的第一正緣；根據第二時脈訊號的第一正緣，進行透過第二控制訊號控制的延遲量產生第二時脈訊號的第二正緣；根據第一時脈訊號的負緣的反相，進行透過第一控制訊號控制的延遲量產生第二時脈訊號的第三正緣；根據第二時脈訊號的第三正緣，進行透過第二控制訊號控制的延遲量產生第二時脈訊號的第四正緣；接收第一時脈訊號，並根據鎖相迴路輸出具有四倍頻的第三時脈訊號，其中第二時脈訊號以及第三時脈訊號間的靜態時間偏移是由第三控制訊號控制；根據第三時脈的第一個正緣以及第二時脈的第一正緣間的時間差調整第三控制訊號；根據第三時脈訊號的第二個正緣以及第二時脈訊號的第二正緣間的時間差調整第二控制訊號；以及根據第三時脈訊號的第三個正緣 以及第二時脈訊號的第三正緣間的時間差調整第一控制訊號。
本發明的自我校正機制的四倍頻裝置的優點在於：藉由使用具有高精確度的主要四倍頻器以及具有良好均勻度的輔助四倍頻器，並搭配校正技術，可在不需要使用非常耗電、高成本或兩者皆需的單一高精確度及良好均勻度的四倍頻器的情形下，即可建立高精確度及良好均勻度的時脈訊號。
150‧‧‧鎖相迴路
151‧‧‧相位及頻率偵測器
152‧‧‧迴路濾波器
153‧‧‧壓控制振盪器
154‧‧‧除四電路
200‧‧‧四倍頻裝置
210‧‧‧主要四倍頻器
211‧‧‧兩相時脈產生器
212‧‧‧兩相倍頻器
213‧‧‧單相倍頻器
220‧‧‧輔助四倍頻器
221‧‧‧鎖相迴路
222‧‧‧可變延遲電路
230‧‧‧校正電路
231‧‧‧相位偵測器
232‧‧‧數位訊號處理單元
311、313、314、341、342、312、352、354‧‧‧負緣
351、353‧‧‧正緣
400‧‧‧兩相時脈產生器
410‧‧‧非反相緩衝器
411-414、421-423‧‧‧反相器
420‧‧‧反相緩衝器
430‧‧‧框架
431‧‧‧輸入接腳
432‧‧‧輸出接腳
433‧‧‧電源接腳
435‧‧‧反相器
440‧‧‧數位至類比轉換器
500‧‧‧兩相倍頻器
510‧‧‧乘法器
520‧‧‧除二電路
521‧‧‧資料正反器
540‧‧‧框架
541、542、543、545、546、544、548‧‧‧負緣
547、549‧‧‧正緣
560‧‧‧框架
570‧‧‧可變延遲電路
571‧‧‧非反相緩衝器
572‧‧‧數位至類比轉換器
600‧‧‧單相倍頻器
601‧‧‧非反相緩衝器
602‧‧‧互斥或閘
640‧‧‧框架
641、642、644、645、647、649‧‧‧正緣
643、646、648‧‧‧負緣
700‧‧‧相位偵測器
701‧‧‧資料正反器
702‧‧‧序列至平行轉換電路
800‧‧‧流程圖
810-890‧‧‧步驟
C1‧‧‧第一控制訊號
C2‧‧‧第二控制訊號
C3‧‧‧第三控制訊號
D‧‧‧輸入接腳
Ep[3：0]‧‧‧相位誤差訊號
ES‧‧‧單位元決策
Q‧‧‧輸出接腳
QB‧‧‧反相輸出接腳
S1‧‧‧第一時脈訊號
S2‧‧‧第二時脈訊號
S3‧‧‧第三時脈訊號
S4[1：0]‧‧‧兩相第四時脈訊號
S5‧‧‧第五時脈訊號
S6‧‧‧第六時脈訊號
Sd1、Sd2‧‧‧延遲時脈訊號
Sp‧‧‧相位選擇訊號
T‧‧‧週期
t31-t37、t51-t55、t61-t65‧‧‧時間
td1‧‧‧第一延遲量
td2‧‧‧第二延遲量
td3‧‧‧第三延遲量
td4‧‧‧第四延遲量
td5‧‧‧第五延遲量
tw‧‧‧脈寬
V1A‧‧‧固定供應電壓
V1B‧‧‧可變供應電壓
Vsup‧‧‧可變供應電壓
第1圖為可用以實現四倍頻器的鎖相迴路的功能方塊圖；第2圖為本揭示內容一實施例中，具有自我校正機制的四倍頻裝置的功能方塊圖；第3圖為第2圖的四倍頻器的時序圖；第4圖是本揭示內容一實施例中，兩相時脈產生器的示意圖；第5圖是本揭示內容一實施例中，兩相倍頻器及對應時序圖的示意圖；第6圖是本揭示內容一實施例中，單相倍頻器及對應時序圖的的示意圖；第7圖是本揭示內容一實施例中，相位偵測器的示意圖；以及 第8圖是本揭示內容一實施例中，四倍頻方法的流程圖。
本揭示內容與四倍頻裝置及產生方法相關。說明書揭露實現本揭露內容的最佳實施方式的數個範例性的實施例，但需注意的是，本揭示內容可以多種不同的方式實現，而不限於以下所述的特定範例或是這些範例中實現任何特徵的特定方法。於其他範例中，眾所熟知的細節並未示出或是描述，以避免無法清楚地描述本揭示內容。
本領域熟知技藝者將可瞭解本揭示內容所使用關於微電子學的術語和基本概念，例如互補式金氧半電晶體、P型金氧半電晶體、N型金氧半電晶體、時脈訊號、相位、訊號、頻率、週期、資料正反器、反相器及鎖相迴路。這些術語和基本概念是本領域熟知技藝者所能瞭解，因此並未在此贅述。本領域熟知技藝者亦能瞭解電路符號，例如P型金氧半電晶體及N型金氧半電晶體的符號，並能瞭解哪些節點包含源極、閘極以及汲極。
本揭示內容是以工程角度撰寫。舉例而言，「A等於B」意指「A和B間可具有工程上可容忍的誤差」，「A與B相對齊」意指「A和B間可具有工程上可容忍的時序誤差」。
在本揭示內容中，是使用先前技藝中常見的匯流排代號。舉例而言，A[3：0]表示寬度為4的匯流排，並包含四個組成的訊號A[0]、A[1]、A[2]及A[3]。
第2圖為本揭示內容一實施例中，具有自我校正機制的四倍頻裝置200的功能方塊圖。四倍頻裝置200包含：配置以接收第一時脈訊號S1，並根據第一控制訊號C1以及第二控制訊號C2輸出第二時脈訊號S2的主要四倍頻器210，其中第一控制訊號C1以及第二控制訊號C2控制第二時脈訊號S2的均勻性；配置以接收第一時脈訊號S1，並根據第三控制訊號C3輸出第三時脈訊號S3的輔助四倍頻器220，其中第三控制訊號C3控制第三時脈訊號S3的時間偏移量；以及配置以接收第二時脈訊號S2以及第三時脈訊號S3，並輸出第一控制訊號C1、第二控制訊號C2以及第三控制訊號C3的校正電路230。
在此，第一時脈訊號S1是輸入時脈訊號，第二時脈訊號S2是統計上來說精確但是時間並不具均勻性的輸出時脈訊號，並且第三時脈訊號S3為具有統計上來說均勻但是時間並非精準的輔助時脈訊號。對於每個第一時脈訊號S1的正緣來說，將產生第二時脈訊號S2中包含第一、第二、第三以及第四正緣的四個正緣。在所述第二時脈訊號S2的四個正緣中，第一正緣是使第一時脈訊號S1的正緣經由固定延遲產生；第二正緣是使第一正緣經由透過第二控制訊號C2控制的可變延遲產生；第三正緣是使第一時脈訊號S1的負緣經由透過第一控制訊號C1控制的可變延遲產生；且第四正 緣是使第三正緣經由透過第二控制訊號C2控制的可變延遲產生。校正電路230偵測到第二時脈訊號S2的四個正緣和第三時脈訊號S3的正緣間的平均時間差。由於經由平均，第三時脈訊號S3由於其本質產生的不精確變得不明顯，而第二時脈訊號S2由於其本質產生的不均勻則被暴露出。根據平均時間差，可偵測到第二時脈訊號S2與第三時脈訊號S3間的靜態時間差，並可由適當地調整第三控制訊號C3後校正，且亦可偵測到第二時脈訊號S2的不均勻，並可由適當地調整第一時脈訊號S1以及第二時脈訊號S2後校正。
主要四倍頻器210包含：配置以接收第一時脈訊號S1並根據第一控制訊號C1輸出兩相第四時脈訊號S4[1：0]的兩相時脈產生器211；配置以接收兩相第四時脈訊號S4[1：0]，並根據第二控制訊號C2輸出第五時脈訊號S5的兩相倍頻器212；以及配置以接收第五時脈訊號S5，並輸出第二時脈訊號S2的單相倍頻器213。對每個整第一時脈訊號S1的週期來說，兩相時脈產生器211將產生S4[1：0]的一個相關週期以及S4[0]的一個相關週期S4[1]。對每個第一時脈訊號S1的正緣來說，兩相時脈產生器211將在第一延遲量td1後產生相關的S4[0]的正緣。對每個第一時脈訊號S1的負緣來說，兩相時脈產生器211將在第二延遲量td2後產生相關的S4[1]的正緣。第一延遲量td1以及第二延遲量td2間的差，是兩相時脈產生器211的特徵，並可由第一控制訊號C1控制。對每個S4[0]的週期以及相關的S4[1]的週期，兩相倍頻器212產生兩個第五時脈訊號S5的週期，包含第一週期以及 第二週期。在此，第一週期從由S4[0]的週期的正緣所產生的正緣開始，到延遲第三延遲量td3後產生的負緣為止。而第二個週期從由S4[1]的週期的正緣所產生的正緣開始，到延遲第三延遲量td3後產生的負緣為止。在此，第三延遲量td3是兩相倍頻器212的特徵，並可由第二控制訊號C2控制。對每個第五時脈訊號S5的週期，單相倍頻器213產生第二時脈訊號S2的兩個週期，包含第一週期以及第二週期。其中，第一週期從由S5的週期的正緣所產生的正緣開始，第二週期從由S5的週期的負緣所產生的正緣開始。
第3圖繪示出時序圖。如圖所示，第一時脈訊號S1的週期在時間t31間的正緣311開始，並在時間t37的正緣313結束。其中，t37-t31=T為此週期的週期，且此週期中包括在時間t34的負緣。其中，t34-t31=tw為此週期的脈寬。S4[0]在時間t32的正緣341是使第一時脈訊號S1的正緣311進行時間td1的延遲所產生。其中，td1=t32-t31是第一延遲量。S4[1]在時間t35的正緣342是使第一時脈訊號S1的負緣312進行時間td2的延遲所產生。其中，td2=t35-t34是第二延遲量。第五時脈訊號S5在時間t32(t35)的正緣351(353)是由S4[0](S4[1])的正緣341(342)產生，並隨後經由時間td3的延遲後具有在時間t33(t36)的負緣352(354)。其中，td3=t33-t32(td3=t36-t35)為第三延遲量。
第4圖是本揭示內容一實施例中，可應用於第2圖的兩相時脈產生器211的兩相時脈產生器400的示意圖。兩相時脈產生器400包含：由固定供應電壓V1A進行供電並 配置以接收第一時脈訊號S1並輸出S4[0]的非反相緩衝器410、由可變供應電壓V1B進行供電並配置以接收第一時脈訊號S1並輸出S4[1]的反相緩衝器420以及配置以接收第一控制訊號C1並輸出可變供應電壓V1B的數位至類比轉換器(digital-to-analog converter；DAC)440。第一時脈訊號S1的正緣將通過非反相緩衝器410，而在由固定供應電壓V1A控制的延遲時間td1後產生S4[0]的正緣。第一時脈訊號S1的負緣將通過反相緩衝器420並反相，而在由可變供應電壓V1B控制的延遲時間td2後產生S4[1]的正緣。非反相緩衝器410包含偶數個反相器(例如反相器411、412、...、413、414)，並配置以形成串聯的形式，其中所述的偶數個反相器是由固定供應電壓V1A進行供電。另一方面，反相緩衝器420包含奇數個反相器(例如反相器421、422、...、423)，並配置以形成串聯的形式，其中所述的奇數個反相器是由可變供應電壓V1B進行供電，且可變供應電壓V1B是由第一控制訊號C1所決定。因此，非反相緩衝器410的延遲量(例如td1)是固定的，而反相緩衝器420的延遲量(例如td2)是可變的，並由第一控制訊號C1所控制。因此，S4[0]的正緣和S4[1]的正緣間的時間差，是由第一控制訊號C1所控制。可用以舉例說明反相器(411~414及421~423)的實現方式的反相器435的示意圖是繪示於框架430中。反相器435包括P型金氧半電晶體MP以及N型金氧半電晶體MN，配置以透過繪示於左邊的輸入接腳431接收前一級電路的輸入電壓，並透過繪示於右邊的輸出接腳432輸出輸出 電壓至後一級電路。反相器435更配置以透過繪示於上方的電源接腳433接收供應電壓(V1A或V1B)。反相器435可由本領域熟知技藝者所了解，因此不再此贅述。反相器，例如反相器435的延遲可由改變供應電壓來進行控制的技術(明確地說，較高的供應電壓將造成較短的延遲)可由本領域熟知技藝者所了解，因此不再此贅述。數位至類比轉換器亦由本領域熟知技藝者所了解，因此不再此贅述。
第5圖是本揭示內容一實施例中，可應用於第2圖的兩相倍頻器212的兩相倍頻器500的示意圖。兩相倍頻器500包含：配置以根據相位選擇訊號Sp選擇S4[0]和S4[1]其中之一以輸出第五時脈訊號S5的乘法器510；配置以接收第五時脈訊號S5並根據第二控制訊號C2的控制輸出延遲時脈訊號Sd1的可變延遲電路(variable delay circuit；VDC)570；以及配置以接收延遲時脈訊號Sd1並輸出相位選擇訊號Sp的除二電路520。例如框架560內部所示，可變延遲電路570包含配置以接收第五時脈訊號S5並根據可變供應電壓Vsup輸出延遲時脈訊號Sd1的非反相緩衝器571，以及配置以接收第二控制訊號C2並輸出可變供應電壓Vsup的數位至類比轉換器572。於一實施例中，非反相緩衝器571包含偶數個反相器(如第4圖所示的非反相緩衝器410)，並配置以形成串聯的形式，其中所述的偶數個反相器是由可變供應電壓Vsup進行供電。當第五時脈訊號S5的正緣通過非反相緩衝器571，將在由可變供應電壓Vsup控制的延遲時間td3後產生延遲時脈訊號Sd1的正緣，因此實際上可由第二控制 訊號C2控制。除二電路520包含資料正反器(data flip flop；DFF)521，配置以形成負回授結構。資料正反器521包含標示為D的輸入接腳、標示為Q的輸出接腳、標示為QB的反相輸出接腳以及標示為楔形符號的時脈訊號接腳，其中此些記號在先前技藝中經常被使用，因此不再此贅述。資料正反器以及其可應用於形成負回授結構可應用以實現除二功能，這樣的技術技術是本領域熟知技藝者所了解，因此不再此贅述。兩相倍頻器500的時序圖是如框架540所示。相位選擇訊號Sp一開始為0，因此第五時脈訊號S5是根據S4[0]所選，且S4[0]在時間t51的正緣541成為第五時脈訊號S5的正緣542，並在通過可變延遲電路570且經過延遲時間td3後，於時間t52成為延遲時脈訊號Sd1的正緣543，再觸發資料正反器521使相位選擇訊號Sp成為1。在成為1後，第五時脈訊號S5是根據S4[1]所選，並轉態為0，而成為負緣544。接著，第五時脈訊號S5維持低態，直到到達S4[1]的正緣545(時間t53)，而成為第五時脈訊號S5的正緣546，並在通過可變延遲電路570後，於時間t54成為延遲時脈訊號Sd1的正緣547，再觸發資料正反器521使相位選擇訊號Sp成為0。在成為0後，第五時脈訊號S5是根據S4[0]所選，並轉態為0，而成為負緣548。如此一來，將成為倍頻後的一個完整週期，並於時間t55接續至S4[0]的下一正緣549做為下一個完整週期的開始。
第6圖是本揭示內容一實施例中，可應用於第2圖的單相倍頻器213的單相倍頻器600的示意圖。單相倍頻 器600包含：配置以接收第五時脈訊號S5並輸出延遲時脈訊號Sd2的非反相緩衝器601以及配置以接收第五時脈訊號S5及延遲時脈訊號Sd2並輸出第二時脈訊號S2的互斥或閘(exclusive OR)602。非反相緩衝器601可使用例如第4圖的非反相緩衝器410的電路來實現。單相倍頻器600的時序圖是如框架640所示。倍頻的一個週期自第五時脈訊號S5的正緣641(在時間t61)開始，並通過非反相緩衝器601經過第四延遲量td4後產生延遲時脈訊號Sd2的正緣642(在時間t62)。在此之後，第五時脈訊號S5的負緣643(在時間t63)通過非反相緩衝器601經過第五延遲量td5後產生延遲時脈訊號Sd2的正緣644(在時間t64)。同時，互斥或閘602將第五時脈訊號S5(第二時脈訊號S2、第五時脈訊號S5、第二時脈訊號S2)的正緣(正緣、負緣、負緣)641(642、643、644)轉換為第二時脈訊號S2的正緣(負緣、正緣、負緣)645(646、647、648)。如此一來，將成為倍頻後的一個完整週期，並於時間t65接續至第五時脈訊號S5的下一正緣649做為下一個完整週期的開始。需注意的是，反相器是非反相緩衝器601中的組成元件。由於反相器的上升時間通常與下降時間不同，因此第四延遲量td4通常與第五延遲量td5不同。
輔助四倍頻器220包含配置以接收第一時脈訊號S1並輸出第六時脈訊號S6的鎖相迴路221以及配置以接收第六時脈訊號S6並根據第三控制訊號C3輸出第三時脈訊號S3的可變延遲電路222。鎖相迴路221可由第1圖的鎖相 迴路150實現。可變延遲電路222可由例如第5圖的可變延遲電路570的電路實現。第三控制訊號C3控制可變延遲電路222的延遲，因此亦可控制第三時脈訊號S3的時間偏移量。
校正電路230包含配置以接收第二時脈訊號S2和第三時脈訊號S3並輸出相位誤差訊號Ep[3：0]的相位偵測器231，以及配置以接收相位誤差訊號Ep[3：0]並輸出第一控制訊號C1、第二控制訊號C2及第三控制訊號C3的數位訊號處理單元232。對應於每個第一時脈訊號S1的正緣，將由主要四倍頻器210產生第二時脈訊號S2中包含第一、第二、第三及第四正緣的四個正緣。同時，將由輔助四倍頻器220產生第三時脈訊號S3中包含第一、第二、第三及第四正緣的的四個正緣。相位偵測器231被應用以偵測第二時脈訊號S2的四個正緣以及第三時脈訊號S3的四個正緣間的時間差。第7圖是本揭示內容一實施例中，可應用於第2圖的相位偵測器231的相位偵測器700的示意圖。相位偵測器700包含根據使用第二時脈訊號S2對第三時脈訊號S3進行取樣的結果產生單位元決策ES的資料正反器701，以及配置以根據第一時脈訊號S1轉換單位元決策ES為四位元決策EP[3：0]的序列至平行(serial to parallel；S/P)轉換電路702。對應每個第一時脈訊號S1的正緣，將序列地產生四個單位元決策ES的取樣，其中上述四個單位元決策ES的取樣中的第一、第二、第三及第四取樣，分別代表第二時脈訊號S2的第一、第二、第三及第四正緣與第三時脈訊號S3的第一、第二、第三及第四正緣間的時間關係。這四個單位元決策ES的取樣 將接著由序列至平行轉換電路702轉換為四位元決策EP[3：0]的一個字組，其中，EP[0]、EP[1]、EP[2]及EP[3]是由四個ES的取樣中的第一、第二、第三及第四取樣而來。如果第三時脈訊號S3的第一(第二、第三、第四)正緣在第二時脈訊號S2的第一(第二、第三、第四)正緣前，則EP[0](EP[1]、EP[2]、EP[3])為1，否則為0。數位訊號處理單元232根據EP[3：0]調整第一控制訊號C1、第二控制訊號C2及第三控制訊號C3，以使第二時脈訊號S2的第一、第二、第三及第四正緣可與第三時脈訊號S3的第一、第二、第三及第四正緣平均上來說可以對齊。當這樣的情形發生時，各取樣結果EP[0](EP[1]、EP[2]、EP[3])可為隨機的二位元數目，其中50%的機會為1，50%的機會為0。數位訊號處理單元232收集許多(例如，但不限於一百萬)EP[0]的取樣。如果觀察到EP[0]為1(0)的取樣結果多於為0(1)的取樣結果，則可判斷第三時脈訊號S3的第一正緣相對第二時脈訊號S2的第一正緣來說太早(晚)。在此情形下，數位訊號處理單元232將降低(提高)第三控制訊號C3的數值，以對第三時脈訊號S3的四個正緣的時序進行延遲(提前)。在穩定狀態下，第三時脈訊號S3的正緣將平均地對齊於第二時脈訊號S2的正緣。因此，第三時脈訊號S3相對於第二時脈訊號S2的靜態時間偏移將可被校正。在此之後，數位訊號處理單元232收集許多(例如，但不限於一百萬)EP[2]的取樣。如果觀察到EP[2]為1(0)的取樣結果多於為0(1)的取樣結果，則可判斷第三時脈訊號S3的第三正緣相對第二時 脈訊號S2的第三正緣來說太早(晚)。在此情形下，數位訊號處理單元232將提高(降低)第二延遲量td2的數值，以對第二時脈訊號S2的第三正緣的時序進行提前(延遲)。在穩定狀態下，第三時脈訊號S3的第三正緣將平均地對齊於第二時脈訊號S2的第三正緣。由於鎖相迴路221的鎖相功能，第三時脈訊號S3的第一正緣和第三正緣間的平均時間差將為T/2。因此，第二時脈訊號S2的第一正緣和第三正緣間的平均時間差將為T/2。因此，第二時脈訊號S2的第三正緣的時序將可被校正。需注意的是，第二時脈訊號S2的第一正緣和第二正緣間的相對時序以及第二時脈訊號S2的第三正緣和第四正緣間的相對時序均為td3(請參見第3圖及第5圖)，因此可由第二控制訊號C2控制。因此，當第三時脈訊號S3的靜態時間差以及第二時脈訊號S2的第三正緣的時序被校正後，EP[1]及EP[3]均可被用來校正第二控制訊號C2。在一實施例中，數位訊號處理單元232收集許多(例如，但不限於一百萬)EP[1]的取樣。如果觀察到EP[1]為1(0)的取樣結果多於為0(1)的取樣結果，則可判斷第二時脈訊號S2的第二正緣太晚(早)。在此情形下，數位訊號處理單元232將提高(降低)第二控制訊號C2的數值，以降低(提高)第三延遲量td3的數值，對第二時脈訊號S2的第二正緣的時序進行提前(延遲)。在穩定狀態下，第三時脈訊號S3的第二正緣將平均地與第二時脈訊號S2的第二正緣對齊。由於鎖相迴路221的鎖相功能，第三時脈訊號S3的第一正緣和第三正緣間的平均時間差將為T/2。因此，第二時脈 訊號S2的第一正緣和第二正緣間的平均時間差將為T/4。因此，第二時脈訊號S2的第二正緣將被校正。並且，第二時脈訊號S2的第四正緣亦將被校正。於另一實施例中，EP[3]是被用來校正第二控制訊號C2，而非EP[1]。於另一實施例中，是用EP[1]和EP[3]的組合來校正第二控制訊號C2。
第2圖的具有自我校正機制的四倍頻裝置的優點在於：藉由使用具有高精確度的主要四倍頻器以及具有良好均勻度的輔助四倍頻器，並搭配校正技術，可在不需要使用非常耗電、高成本或兩者皆需的單一高精確度及良好均勻度的四倍頻器的情形下，即可建立高精確度及良好均勻度的時脈訊號。
如第8圖的流程圖800所繪示，四倍頻方法包括：接收具有基頻的第一時脈訊號(步驟810)；根據第一時脈訊號的正緣建立具有四倍頻的第二時脈訊號的第一正緣(步驟820)；根據第二時脈訊號的第一正緣，進行透過第二控制訊號控制的延遲量產生第二時脈訊號的第二正緣(步驟830)；根據第一時脈訊號的負緣的反相，進行透過第一控制訊號控制的延遲量產生第二時脈訊號的第三正緣(步驟840)；根據第二時脈訊號的第三正緣，進行透過第二控制訊號控制的延遲量產生第二時脈訊號的第四正緣(步驟850)；利用鎖相迴路產生具有四倍頻的第三時脈訊號，其中第二時脈訊號以及第三時脈訊號間的靜態時間偏移是由第三控制訊號控制(步驟860)；根據第三時脈的第一個正緣以及第二時脈的第一正緣間的時間差調整第三控制訊 號(步驟870)；根據第三時脈訊號的第二個正緣以及第二時脈訊號的第二正緣間的時間差調整第二控制訊號(步驟880)；以及根據第三時脈訊號的第三個正緣以及第二時脈訊號的第三正緣間的時間差調整第一控制訊號(步驟890)。
以上所述僅為本發明的較佳實施例而已，並不用以限制本發明，凡在本發明的原則之內所作的任何修改，等同替換和改進等均應包含本發明的保護範圍之內。

Claims (10)

  1. 一種具有自我校正機制的四倍頻裝置，包括：一主要四倍頻器(frequency quadrupler)，配置以接收一第一時脈訊號，並根據一第一控制訊號以及一第二控制訊號輸出一第二時脈訊號，其中該第二時脈訊號的一第一正緣以及一第二正緣間的時間差是由該第二控制訊號控制，且該第二時脈訊號的該第一正緣以及一第三正緣間的時間差是由該第一控制訊號控制；一輔助四倍頻器，配置以接收該第一時脈訊號，並輸出具有四倍頻的一第三時脈訊號，其中該第二時脈訊號以及該第三時脈訊號間的一靜態時間偏移(static timing offset)是由一第三控制訊號控制；以及一校正電路，配置以根據該第二時脈訊號以及該第三時脈訊號間的時間差，輸出該第一控制訊號、該第二控制訊號以及該第三控制訊號。
  2. 如請求項1所述的四倍頻裝置，其中該主要四倍頻器使該第一時脈訊號的一正緣經由一固定延遲產生該第二時脈訊號的該第一正緣，使該第二時脈訊號的該第一正緣經由透過該第二控制訊號控制的延遲產生該第二時脈訊號的該第二正緣，使該第一時脈訊號的一負緣經由透過該第一控制訊號控制的延遲產生該第二時脈訊號的該第三正緣，以及使該第二時脈訊號的該第三正緣經由 透過該第二控制訊號控制的延遲產生該第二時脈訊號的一第四正緣。
  3. 如請求項1所述的四倍頻裝置，其中該輔助四倍頻器包含一鎖相迴路。
  4. 一種具有自我校正機制的四倍頻裝置，包括：一主要四倍頻器，配置以接收具有一基頻的一第一時脈訊號，並根據一第一控制訊號以及一第二控制訊號輸出具有四倍頻的一第二時脈訊號，其中該第二時脈訊號的一第一正緣是由該第一時脈訊號的一正緣產生，該第二時脈訊號的一第二正緣是由對該第二時脈訊號的該第一正緣進行透過該第二控制訊號控制的延遲產生，該第二時脈訊號的一第三正緣是由對該第一時脈訊號的一負緣進行透過該第一控制訊號控制的延遲產生，且該第二時脈訊號的一第四正緣是由對該第二時脈訊號的該第三正緣進行透過該第二控制訊號控制的延遲產生；一輔助四倍頻器，配置以接收該第一時脈訊號，並根據一鎖相迴路輸出具有四倍頻的一第三時脈訊號，其中該第二時脈訊號以及該第三時脈訊號間的一靜態時間偏移是由一第三控制訊號控制；以及 一校正電路，配置以根據該第二時脈訊號以及該第三時脈訊號間的時間差，輸出該第一控制訊號、該第二控制訊號以及該第三控制訊號。
  5. 如請求項4所述的四倍頻裝置，其中該校正電路根據該第二時脈的該第一正緣以及該第三時脈在該第一時脈的該正緣後的一第一個正緣間的時間差調整該第三控制訊號。
  6. 如請求項4所述的四倍頻裝置，其中該校正電路根據該第二時脈訊號的該第二正緣以及該第三時脈訊號的一第二個正緣間的時間差調整該第二控制訊號。
  7. 如請求項4所述的四倍頻裝置，其中該校正電路根據該第二時脈訊號的該第三正緣以及該第三時脈訊號的一第三個正緣間的時間差調整該第一控制訊號。
  8. 如請求項4所述的四倍頻裝置，其中該主要四倍頻器包含：一兩相時脈產生器，配置以接收該第一時脈訊號並根據該第一控制訊號輸出一兩相第四時脈訊號，其中該兩相第四時脈訊號的一第一相以及一第二相間的相對時間差是由該第一控制訊號控制； 一兩相倍頻器，配置以接收該兩相第四時脈訊號，並根據該第二控制訊號輸出一第五時脈訊號，其中該第五時脈訊號的一脈寬是由該第二控制訊號控制；以及一單相倍頻器，配置以接收該第五時脈訊號，並輸出該第二時脈訊號。
  9. 如請求項4所述的四倍頻裝置，其中該輔助四倍頻器包含：該鎖相迴路，配置以接收該第一時脈訊號，並輸出一第六時脈訊號；以及一可變延遲電路，配置以接收該第六時脈訊號，並根據該第三控制訊號輸出該第三時脈訊號。
  10. 一種四倍頻方法，包含：接收一第一時脈訊號；根據該第一時脈訊號的一正緣建立具有四倍頻的一第二時脈訊號的一第一正緣；根據該第二時脈訊號的該第一正緣，進行透過一第二控制訊號控制的延遲量產生該第二時脈訊號的一第二正緣；根據該第一時脈訊號的一負緣的反相，進行透過一第一控制訊號控制的延遲量產生該第二時脈訊號的一第三正緣； 根據該第二時脈訊號的該第三正緣，進行透過該第二控制訊號控制的延遲量產生該第二時脈訊號的一第四正緣；接收該第一時脈訊號，並根據一鎖相迴路輸出具有四倍頻的一第三時脈訊號，其中該第二時脈訊號以及該第三時脈訊號間的一靜態時間偏移是由一第三控制訊號控制；根據該第三時脈的一第一個正緣以及該第二時脈的該第一正緣間的時間差調整該第三控制訊號；根據該第三時脈訊號的一第二個正緣以及該第二時脈訊號的該第二正緣間的時間差調整該第二控制訊號；以及根據該第三時脈訊號的一第三個正緣以及該第二時脈訊號的該第三正緣間的時間差調整該第一控制訊號。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI793405B (zh) * 2019-09-16 2023-02-21 新唐科技股份有限公司 使用時脈閘控時脈進行數據取樣完整性檢查之電子裝置及其方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI666871B (zh) * 2019-01-17 2019-07-21 瑞昱半導體股份有限公司 二倍頻裝置及方法
KR20220154482A (ko) 2021-05-13 2022-11-22 삼성전자주식회사 클록 생성 회로 및 이를 포함하는 무선 통신 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI289977B (en) * 2003-09-17 2007-11-11 Genesys Logic Inc Frequency lock method for ultra-wide band, and the associated devices thereof
TWI474151B (zh) * 2012-07-06 2015-02-21 Silicon Integrated Sys Corp 時脈訊號的倍頻方法及裝置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4059279B2 (ja) * 1996-02-22 2008-03-12 セイコーエプソン株式会社 ドットクロック信号を調整するための方法及び装置
US5815017A (en) * 1997-03-03 1998-09-29 Motorola, Inc. Forced oscillator circuit and method
TWI289973B (en) * 2002-10-10 2007-11-11 Via Tech Inc Method and related circuitry for multiple phase splitting by phase interpolation
JP3972868B2 (ja) * 2003-06-24 2007-09-05 ソニー株式会社 デジタルｐｌｌ装置
US6977605B2 (en) * 2003-11-26 2005-12-20 Texas Instruments Incorporated Dummy delay line based DLL and method for clocking in pipeline ADC
KR100824791B1 (ko) * 2006-08-18 2008-04-24 삼성전자주식회사 클록 체배기 및 클록 체배 방법
JP2009015927A (ja) * 2007-07-02 2009-01-22 Sony Corp クロック生成回路、記録装置及びクロック生成方法
US7605625B2 (en) * 2007-10-07 2009-10-20 Intel Corporation Device, system and method of delay calibration

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI289977B (en) * 2003-09-17 2007-11-11 Genesys Logic Inc Frequency lock method for ultra-wide band, and the associated devices thereof
TWI474151B (zh) * 2012-07-06 2015-02-21 Silicon Integrated Sys Corp 時脈訊號的倍頻方法及裝置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI793405B (zh) * 2019-09-16 2023-02-21 新唐科技股份有限公司 使用時脈閘控時脈進行數據取樣完整性檢查之電子裝置及其方法

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